JPH03108750A - 半導体記憶集積回路 - Google Patents
半導体記憶集積回路Info
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- JPH03108750A JPH03108750A JP1281271A JP28127189A JPH03108750A JP H03108750 A JPH03108750 A JP H03108750A JP 1281271 A JP1281271 A JP 1281271A JP 28127189 A JP28127189 A JP 28127189A JP H03108750 A JPH03108750 A JP H03108750A
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- sense amplifier
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 103
- 238000010586 diagram Methods 0.000 description 18
- 239000000758 substrate Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体記憶集積回路に関し、特に電気的に記憶
内容を変化することが可能な不揮発性半導体記憶装置を
含む半導体記憶集積回路に関する。
内容を変化することが可能な不揮発性半導体記憶装置を
含む半導体記憶集積回路に関する。
［従来の技術］
従来、この種の半導体記憶集積回路のＸデコーグー３０
１．Ｙデコーダー３０２．センスアンプ３０３．Ｙセレ
クター３０４．半導体記憶装置アレイ３０５の配置図を
第３図に示す。第５図は電気的に書き込み消去可能な半
導体記憶装置の読み出し、書き込み等の単位、通常ニブ
ル、バイト。
１．Ｙデコーダー３０２．センスアンプ３０３．Ｙセレ
クター３０４．半導体記憶装置アレイ３０５の配置図を
第３図に示す。第５図は電気的に書き込み消去可能な半
導体記憶装置の読み出し、書き込み等の単位、通常ニブ
ル、バイト。
ワード等のそのピット数によって呼はれ方が異なるが、
ここではその単位を４ピツトで表したものである。電気
的に書き込み消去可能な半導体記憶装置では、第５図に
示すように、半導体記憶装置は１ビットの情報を記憶で
きる半導体記憶装置５０３と、前記半導体記憶装置のド
レインを選択し、そのゲートがＸデコーダー回路の出力
であるワード線に、そのドレインがデイジット線５０１
に接続されている半導体装置５０４と、４ビット分のゲ
ートを選択する半導体装置５０５より成っている。この
ように、ゲートを選択するための半導体装置５０５が必
要なので、４ビット分の半導体記憶装置は、半導体基板
上隣接して配置される。
ここではその単位を４ピツトで表したものである。電気
的に書き込み消去可能な半導体記憶装置では、第５図に
示すように、半導体記憶装置は１ビットの情報を記憶で
きる半導体記憶装置５０３と、前記半導体記憶装置のド
レインを選択し、そのゲートがＸデコーダー回路の出力
であるワード線に、そのドレインがデイジット線５０１
に接続されている半導体装置５０４と、４ビット分のゲ
ートを選択する半導体装置５０５より成っている。この
ように、ゲートを選択するための半導体装置５０５が必
要なので、４ビット分の半導体記憶装置は、半導体基板
上隣接して配置される。
第３図の配置において、複数のデイジット線３１２のう
ち必要なデイジット線を選択するＹセレクター３０４の
ゲートに接続されているＸデコーダー３０２の出力の配
線は、Ｙセレクター３０４が一ケ所に配置されているに
も係わらず、半導体記憶装置のアレイの一端から他端ま
での幅とＹデコーダーの出力の本数の高さ領域３１０を
占めていて、また配線領域の面積たけてなく、記憶容量
によりその配線寄生容量が変化するので、これより、Ｘ
デコーダー３０２の動作スピードと消費電力が変化する
。
ち必要なデイジット線を選択するＹセレクター３０４の
ゲートに接続されているＸデコーダー３０２の出力の配
線は、Ｙセレクター３０４が一ケ所に配置されているに
も係わらず、半導体記憶装置のアレイの一端から他端ま
での幅とＹデコーダーの出力の本数の高さ領域３１０を
占めていて、また配線領域の面積たけてなく、記憶容量
によりその配線寄生容量が変化するので、これより、Ｘ
デコーダー３０２の動作スピードと消費電力が変化する
。
また、第４図は別の従来例の配置図である。本配置図で
はＸデコーダー４０２は半導体記憶装置のアレイ４０５
を挟んてＹセレクター４０４と反対側に配置され、Ｘデ
コーダー４０２の出力の配線はデイジット線と平行にＹ
デコーダーの出力の数だけ存在し、４１０で示されてい
る領域を占め、この配線長は半導体記憶装置のアレイ４
０５の記憶容量によりワード線の本数か変化し、これに
よりＹデコーダーの配線長が変化し配線寄生容量が変化
する。即ち、記憶容量が大きくなれば、それだけＹデコ
ーダーの出力の配線領域４１０は太きくなる。
はＸデコーダー４０２は半導体記憶装置のアレイ４０５
を挟んてＹセレクター４０４と反対側に配置され、Ｘデ
コーダー４０２の出力の配線はデイジット線と平行にＹ
デコーダーの出力の数だけ存在し、４１０で示されてい
る領域を占め、この配線長は半導体記憶装置のアレイ４
０５の記憶容量によりワード線の本数か変化し、これに
よりＹデコーダーの配線長が変化し配線寄生容量が変化
する。即ち、記憶容量が大きくなれば、それだけＹデコ
ーダーの出力の配線領域４１０は太きくなる。
第７図は電気的に書き込み可能から紫外線で消去可能な
不揮発性半導体記憶装置の従来例を示したものである。
不揮発性半導体記憶装置の従来例を示したものである。
電気的に書き込み可能かつ紫外線で消去可能な不揮発性
半導体記憶装置の場合は、第５図に示したように同時に
読み出したり書き込んだりする半導体記憶装置を隣接配
置するというような制約はなく、第７図の例では４ピツ
ト毎に同時に読み出したり書き込んだりする半導体記憶
装置が配置されている。
半導体記憶装置の場合は、第５図に示したように同時に
読み出したり書き込んだりする半導体記憶装置を隣接配
置するというような制約はなく、第７図の例では４ピツ
ト毎に同時に読み出したり書き込んだりする半導体記憶
装置が配置されている。
第７図の構成について説明する。半導体記憶装置アレイ
７０５の左辺に隣接してＸデコーダー７０１が、上辺に
隣接してＹセレクター７０４が、更にＹセレクター７０
４の上辺にＹデコーダー出力配線領域７０８があり、配
線領域７０８の上辺に隣接してセンスアンプ７０３が配
置されている。
７０５の左辺に隣接してＸデコーダー７０１が、上辺に
隣接してＹセレクター７０４が、更にＹセレクター７０
４の上辺にＹデコーダー出力配線領域７０８があり、配
線領域７０８の上辺に隣接してセンスアンプ７０３が配
置されている。
Ｘデコーダー７０２はＸデコーダー７０１の上部てセン
スアンプ７０３の左部に配置され、配線領域７１０によ
ってＹセレクター７０４と接続されている。この時、Ｘ
デコーダー７０２はＸデコーダー７０１と半導体記憶装
置アレイ７０５によって決まるＸ方向（図中の左右方向
）の大きさと、半導体記憶装置アレイ７０５．Ｙセレク
ター７０４、配線領域７１０とセンスアンプ７０３によ
って決まるＹ方向（図中の上下方向）の大きさの領域に
配線領域７１０が存在したり、あるいはセンスアンプ７
０３．Ｘデコーダー７０１への電源線が配線の存在した
りという理由によりうまく配置できない。
スアンプ７０３の左部に配置され、配線領域７１０によ
ってＹセレクター７０４と接続されている。この時、Ｘ
デコーダー７０２はＸデコーダー７０１と半導体記憶装
置アレイ７０５によって決まるＸ方向（図中の左右方向
）の大きさと、半導体記憶装置アレイ７０５．Ｙセレク
ター７０４、配線領域７１０とセンスアンプ７０３によ
って決まるＹ方向（図中の上下方向）の大きさの領域に
配線領域７１０が存在したり、あるいはセンスアンプ７
０３．Ｘデコーダー７０１への電源線が配線の存在した
りという理由によりうまく配置できない。
［発明が解決しようとする課題］
上述した従来の半導体記憶集積回路は、第３図。
第４図の例においては半導体記憶装置の記憶容量の大き
さによりＹデコーダー出力の配線長が変化し、それによ
り配線寄生容量が変化し、それによりＹデコーダーの動
作速度、消費電力が変化してしまい、選択すべきＹセレ
クターのゲートとＹデコーダーの出力を接続する配線領
域が必要であり、この配線領域は第３図の例では、半導
体記憶装置のプレイの幅とＹデコーダーの出力線数、あ
るいは第４図の例では半導体記憶装置のアレイの高さと
Ｙデコーダーの出力線数によって決まる面積か必要であ
るという欠点を有する。また、第７図で示している電気
的書き込み可能かつ紫外線で消去可能な不揮発性半導体
記憶装置では、近年、前記不揮発性半導体記憶装置は、
マイクロコンピュータのプロプログラム格納用の記憶装
置として用いられ、マイクロコンピュータあるいは、マ
イクロコンピュータの周辺回路と共に同一半導体基板上
に形成され、−マイクロコンピュータのプロプログラム
を開発するためのツールとして用いられるようになって
きている。即ち、ユーザーが開発したマイクロコンピュ
ータのプロプログラムをユーザーが電気的書き込み可能
な不揮発性半導体記憶装置へ記憶させ、マイクロコンピ
ュータが期待通りに動作するようにプロプログラムを変
更していくプロプログラムのデパックの過程で使用され
ている。プロプログラムのデパックが終了した時点でユ
ーザーは従来のようにプロプログラムのコードを半導体
製造側へ送り、半導体の製造工程中てプロプログラムコ
ードを半導体基板へコーディングする読み出し専用半導
体記憶装置を内蔵したマイクロコンピュータを大量に安
価に製造し使用している。そのため、電気的に記憶内容
が変化可能な半導体記憶装置を内蔵したマイクロコンピ
ュータが多種多様に必要とされているが、特に電気的に
記憶内容を変更可能な半導体記憶装置では記憶内容を変
化させる際に通常の半導体集積回路によって使用される
電源電圧よりも高い電圧、例えば１２．５Ｖまたは２１
Ｖ等の電圧が半導体集積回路に印加されるために、プロ
セス的に複雑であるばかりでは設計上も種々の制約がレ
イアウト設計に課せられてレイアウト設計の複雑さが増
加し、設計の効率化を妨げているという欠点を有してい
る。
さによりＹデコーダー出力の配線長が変化し、それによ
り配線寄生容量が変化し、それによりＹデコーダーの動
作速度、消費電力が変化してしまい、選択すべきＹセレ
クターのゲートとＹデコーダーの出力を接続する配線領
域が必要であり、この配線領域は第３図の例では、半導
体記憶装置のプレイの幅とＹデコーダーの出力線数、あ
るいは第４図の例では半導体記憶装置のアレイの高さと
Ｙデコーダーの出力線数によって決まる面積か必要であ
るという欠点を有する。また、第７図で示している電気
的書き込み可能かつ紫外線で消去可能な不揮発性半導体
記憶装置では、近年、前記不揮発性半導体記憶装置は、
マイクロコンピュータのプロプログラム格納用の記憶装
置として用いられ、マイクロコンピュータあるいは、マ
イクロコンピュータの周辺回路と共に同一半導体基板上
に形成され、−マイクロコンピュータのプロプログラム
を開発するためのツールとして用いられるようになって
きている。即ち、ユーザーが開発したマイクロコンピュ
ータのプロプログラムをユーザーが電気的書き込み可能
な不揮発性半導体記憶装置へ記憶させ、マイクロコンピ
ュータが期待通りに動作するようにプロプログラムを変
更していくプロプログラムのデパックの過程で使用され
ている。プロプログラムのデパックが終了した時点でユ
ーザーは従来のようにプロプログラムのコードを半導体
製造側へ送り、半導体の製造工程中てプロプログラムコ
ードを半導体基板へコーディングする読み出し専用半導
体記憶装置を内蔵したマイクロコンピュータを大量に安
価に製造し使用している。そのため、電気的に記憶内容
が変化可能な半導体記憶装置を内蔵したマイクロコンピ
ュータが多種多様に必要とされているが、特に電気的に
記憶内容を変更可能な半導体記憶装置では記憶内容を変
化させる際に通常の半導体集積回路によって使用される
電源電圧よりも高い電圧、例えば１２．５Ｖまたは２１
Ｖ等の電圧が半導体集積回路に印加されるために、プロ
セス的に複雑であるばかりでは設計上も種々の制約がレ
イアウト設計に課せられてレイアウト設計の複雑さが増
加し、設計の効率化を妨げているという欠点を有してい
る。
本発明は上記従来の事情に鑑みなされたもので、上記欠
点を合理的に解決した半導体記憶集積回路を提供するこ
とを目的とする。
点を合理的に解決した半導体記憶集積回路を提供するこ
とを目的とする。
［発明の従来技術に対する相違点コ
上述した従来の半導体記憶集積回路に対して、本発明は
、Ｙデコーダーの出力線と、Ｙセレクターのゲートを接
続するための配線領域が少なくなり、半導体記憶装置の
記憶容量が変化しても配線の寄生効果による動作速度、
消費電力の変化が小さく、また半導体集積回路のレイア
ウト設計においても本発明の半導体記憶集積回路は半導
体記憶集積回路の形が園か記憶容量の大きさに関係なく
ほぼ長方形であるため、レイアウト設計の最初に行う、
半導体集積回路の相対配置を決めるフロアプラン設計も
容易に行うことができ、また上記各機能ブロックを相互
に配置するだけて半導体記憶集積回路部分のレイアウト
設計がほとんど終了してしまうので、高電圧を扱う際の
レイアウト設計上の制約を上記の機能ブロック内で受は
持つことができ、設計の複雑度が少なくなり設計の効率
かが可能であるという相違点を有する。
、Ｙデコーダーの出力線と、Ｙセレクターのゲートを接
続するための配線領域が少なくなり、半導体記憶装置の
記憶容量が変化しても配線の寄生効果による動作速度、
消費電力の変化が小さく、また半導体集積回路のレイア
ウト設計においても本発明の半導体記憶集積回路は半導
体記憶集積回路の形が園か記憶容量の大きさに関係なく
ほぼ長方形であるため、レイアウト設計の最初に行う、
半導体集積回路の相対配置を決めるフロアプラン設計も
容易に行うことができ、また上記各機能ブロックを相互
に配置するだけて半導体記憶集積回路部分のレイアウト
設計がほとんど終了してしまうので、高電圧を扱う際の
レイアウト設計上の制約を上記の機能ブロック内で受は
持つことができ、設計の複雑度が少なくなり設計の効率
かが可能であるという相違点を有する。
［課題を解決するための手段］
上記目的を達成する本発明の半導体記憶集積回路は、電
気的に記憶内容を変化することが可能な不揮発性半導体
記憶装置、前記半導体記憶装置を１個以上まとめて選択
するようにした半導体記憶装置の集合体、前記半導体記
憶装置をアレイ状に配置した半導体記憶装置アレイ、前
記アレイの列方向の選択を行うＹデコーダー回路、セン
スアンプ回路と前記Ｙデコーダー回路の出力により前記
半導体記憶装置の列方向線と前記センスアンプ回路の切
換を行うＹセレクター回路からなり、前記Ｙセレクター
回路は前記アレイに隣接して配置され、前記センスアン
プ回路はＹセレクター回路を挟み半導体記憶装置アレイ
と反対側の位置に配置されている構成にして、Ｙデコー
ダー回路をＹセレクター回路あるいは、センスアンプ回
路の少なくとも一方に隣接する位置に配置することを特
徴とする。
気的に記憶内容を変化することが可能な不揮発性半導体
記憶装置、前記半導体記憶装置を１個以上まとめて選択
するようにした半導体記憶装置の集合体、前記半導体記
憶装置をアレイ状に配置した半導体記憶装置アレイ、前
記アレイの列方向の選択を行うＹデコーダー回路、セン
スアンプ回路と前記Ｙデコーダー回路の出力により前記
半導体記憶装置の列方向線と前記センスアンプ回路の切
換を行うＹセレクター回路からなり、前記Ｙセレクター
回路は前記アレイに隣接して配置され、前記センスアン
プ回路はＹセレクター回路を挟み半導体記憶装置アレイ
と反対側の位置に配置されている構成にして、Ｙデコー
ダー回路をＹセレクター回路あるいは、センスアンプ回
路の少なくとも一方に隣接する位置に配置することを特
徴とする。
［実施例コ
第１図は本発明の一実施例の配置図である。本実施例の
半導体集積回路はＸデコーダー１０１゜Ｙデコーダー１
０２．センスアンプ１０３．Ｙセ９− ＩＯ− レフター１０４．半導体記憶装置アレイ１０５゜コント
ロールケート電圧供給線１０６．Ｙセレクターとセンス
アンプの配線領域１０７．Ｙアドレス入力線１０８．Ｘ
アドレス入力線１０９より成っている。第１図の配置図
は前記の各回路の半導体基板上の配置を示している。本
実施例においてはＹデコーダー１０２はセンスアンプ１
０３とＹセレクター１０４の上にある配線領域の１０７
の間に配設されている。第１図に示されている位置にＹ
デコーダー１０２を配置することにより、配線領域１０
７を横切ってＹセレクター１０４のゲートへ配線するＹ
デコーダー１０２の出力線の配線のための領域をつくる
ことなく、また半導体記憶装置の記憶容量が変化しても
配線長はほとんど変化することはない。また、第１図は
センスアンプ１０３の出力が４ビツトの場合であるが８
ビツトでも１６ビツトでも任意の出力ビツト数の場合に
実現される。尚、Ｙデコーダー１２を本実施例のように
配設するとにより、Ｙセレクター１０４からセンスアン
プ１０３への配線が長くなるが、１ この増加分はもともとの配線領域１０７の部分に比へて
小さいので動作特性にはほとんど影響はない。
半導体集積回路はＸデコーダー１０１゜Ｙデコーダー１
０２．センスアンプ１０３．Ｙセ９− ＩＯ− レフター１０４．半導体記憶装置アレイ１０５゜コント
ロールケート電圧供給線１０６．Ｙセレクターとセンス
アンプの配線領域１０７．Ｙアドレス入力線１０８．Ｘ
アドレス入力線１０９より成っている。第１図の配置図
は前記の各回路の半導体基板上の配置を示している。本
実施例においてはＹデコーダー１０２はセンスアンプ１
０３とＹセレクター１０４の上にある配線領域の１０７
の間に配設されている。第１図に示されている位置にＹ
デコーダー１０２を配置することにより、配線領域１０
７を横切ってＹセレクター１０４のゲートへ配線するＹ
デコーダー１０２の出力線の配線のための領域をつくる
ことなく、また半導体記憶装置の記憶容量が変化しても
配線長はほとんど変化することはない。また、第１図は
センスアンプ１０３の出力が４ビツトの場合であるが８
ビツトでも１６ビツトでも任意の出力ビツト数の場合に
実現される。尚、Ｙデコーダー１２を本実施例のように
配設するとにより、Ｙセレクター１０４からセンスアン
プ１０３への配線が長くなるが、１ この増加分はもともとの配線領域１０７の部分に比へて
小さいので動作特性にはほとんど影響はない。
Ｙデコーダー１０２の出力とＹセレクター１０４のケー
トとの接続に必要な配線領域は従来技術のような各回路
の配置を取ったとすると、記憶容量の大容量化にともな
って大きな領域になる。本発明の実施例においては、Ｙ
デコーダーとＹセレクターのゲート間の専用の配線領域
は、従来例の第３図の領域３１０の部分が不用となり、
この部分の面積、 ［（Ｙデコーダーの出力線の本数）
×（配線幅＋配線間隔）］Ｘ［（ディジット線本数）×
（メモリーセル横方向の幅）］が縮小されることとなる
。
トとの接続に必要な配線領域は従来技術のような各回路
の配置を取ったとすると、記憶容量の大容量化にともな
って大きな領域になる。本発明の実施例においては、Ｙ
デコーダーとＹセレクターのゲート間の専用の配線領域
は、従来例の第３図の領域３１０の部分が不用となり、
この部分の面積、 ［（Ｙデコーダーの出力線の本数）
×（配線幅＋配線間隔）］Ｘ［（ディジット線本数）×
（メモリーセル横方向の幅）］が縮小されることとなる
。
また、従来例の第４図では領域４１０が不用となりもこ
の部分の面積、 ［（Ｙデコーダーの出力線の本数）×
（配線幅＋配線間隔）］Ｘ［（ワード線の本数）×（メ
モリーセルの縦方向の幅）］が縮小されることとなる。
の部分の面積、 ［（Ｙデコーダーの出力線の本数）×
（配線幅＋配線間隔）］Ｘ［（ワード線の本数）×（メ
モリーセルの縦方向の幅）］が縮小されることとなる。
Ｙデコーダーの出力線の本数１６本、配線幅２１２−
μｍ、配線間隔２μｍ、デイジット線の本数１２８本、
ワード線の本数１２８本、メモリーセル横方向の幅８μ
ｍ、μｍ間の幅を１６μｍとすると、従来例の第３図の
場合、１６Ｘ４Ｘ１２８Ｘ８＝６５５３６１Ｌｍ２とな
り、約０． ２６ｍｎ＋２の正方形の面積外のチップサ
イズが縮小可能であり、また従来例の第４図の場合には
１６Ｘ４Ｘ１２８Ｘ１６＝１３１０７２μｍ２となり、
約０．３６μｍ２の正方形の面積外が縮小可能である。
ワード線の本数１２８本、メモリーセル横方向の幅８μ
ｍ、μｍ間の幅を１６μｍとすると、従来例の第３図の
場合、１６Ｘ４Ｘ１２８Ｘ８＝６５５３６１Ｌｍ２とな
り、約０． ２６ｍｎ＋２の正方形の面積外のチップサ
イズが縮小可能であり、また従来例の第４図の場合には
１６Ｘ４Ｘ１２８Ｘ１６＝１３１０７２μｍ２となり、
約０．３６μｍ２の正方形の面積外が縮小可能である。
また、第１図の実施例においては以下の機能ブロック、
Ｘデコーダー１０１．Ｙデコーダー１０２、センスアン
プ１０３．Ｙセレクター１０４゜半導体記憶装置アレイ
１０５および配線領域１０７をそれぞれ個々にレイアウ
トデータとして用意して各機能ブロックを配置すること
により半導体記憶集積回路のレイアウト設計が可能とな
る。従来例の第３図においては、Ｙデコーダー３０２の
配置やＹデコーダー３０２と配線領域３１０の間の接続
領域は、記憶容量を変えようとした場合に手直しが必要
であったのが、本実施例においてはＹテコ−ター１０２
まＣ含めて、機能フロックの配置たけて、半導体記憶集
積回路のレイアウトの設計の主な部分Ｄ）できてし・よ
うので、自動化設計にも十分に対応できる。
Ｘデコーダー１０１．Ｙデコーダー１０２、センスアン
プ１０３．Ｙセレクター１０４゜半導体記憶装置アレイ
１０５および配線領域１０７をそれぞれ個々にレイアウ
トデータとして用意して各機能ブロックを配置すること
により半導体記憶集積回路のレイアウト設計が可能とな
る。従来例の第３図においては、Ｙデコーダー３０２の
配置やＹデコーダー３０２と配線領域３１０の間の接続
領域は、記憶容量を変えようとした場合に手直しが必要
であったのが、本実施例においてはＹテコ−ター１０２
まＣ含めて、機能フロックの配置たけて、半導体記憶集
積回路のレイアウトの設計の主な部分Ｄ）できてし・よ
うので、自動化設計にも十分に対応できる。
また、大規模Ｓ積回路を設計する際には、多数のマクロ
セル（ある機能を有する回路フロックを設計したレイア
ラＩ・データをマクロセルと呼ぶ）を用意しておき、そ
れらのマクロセルの内必要なもののみ用い、それらのマ
クロセルの間の相互配線を行うことによって新たに大規
模集積回路を設計することか近年行われるようになり、
これらの場合、大規模集積回路の半導体チップの大きさ
はＸ方向、Ｘ方向にそれぞれ並ふマク［７セルの大きさ
と配線領域の和になる。上記のように、半導体記憶集積
回路をマクロセルとして利用する場合、マクロセル内の
配線領域の縮小効果たけてなく、多くの場合半導体チッ
プの面積の縮小にも寄与し、またマクロセルを長方形に
近く設計できることはマクロセルとマクロセル間の配線
領域の間に残される利用可能な半導体チップ上の部分を
少なくす１３ ４ ることにも寄与する。
セル（ある機能を有する回路フロックを設計したレイア
ラＩ・データをマクロセルと呼ぶ）を用意しておき、そ
れらのマクロセルの内必要なもののみ用い、それらのマ
クロセルの間の相互配線を行うことによって新たに大規
模集積回路を設計することか近年行われるようになり、
これらの場合、大規模集積回路の半導体チップの大きさ
はＸ方向、Ｘ方向にそれぞれ並ふマク［７セルの大きさ
と配線領域の和になる。上記のように、半導体記憶集積
回路をマクロセルとして利用する場合、マクロセル内の
配線領域の縮小効果たけてなく、多くの場合半導体チッ
プの面積の縮小にも寄与し、またマクロセルを長方形に
近く設計できることはマクロセルとマクロセル間の配線
領域の間に残される利用可能な半導体チップ上の部分を
少なくす１３ ４ ることにも寄与する。
第２図の本発明の他の実施例の配置図である。
本実施例においては、Ｙデコーダ−２０２の位置はセン
スアンプ２０３を挟んでＹセレクター２０４と反対側に
配置されている。第２図に示されている位置に、Ｘデコ
ーダー２０２を配置し、配線領域２０７を横切ってＹセ
レクター２０４のゲートへ配線することにより、Ｘデコ
ーダー２０２の出力線の配線のための領域をつくること
なく、また半導体記憶装置の記憶容量が変化しても配線
長はほとんど変化することがない。第１図の実施例と同
様にセンスアンプの出力ビツト数に関係なく本実施例で
はＹアドレスが２本てＹデコーダーが４個、センスアン
プが４個の場合について説明したが、必ずしもＹデコー
ダーの数とセンスアンプの数は同一でなくてもよい。セ
ンスアンプの数は同時に出力する情報の数で決まり、Ｙ
デコーダー数はとれだけの記憶容量が必要かということ
により決まるので、両者の数は同一である必要はなく、
本発明は一般の場合にも実現できる。
スアンプ２０３を挟んでＹセレクター２０４と反対側に
配置されている。第２図に示されている位置に、Ｘデコ
ーダー２０２を配置し、配線領域２０７を横切ってＹセ
レクター２０４のゲートへ配線することにより、Ｘデコ
ーダー２０２の出力線の配線のための領域をつくること
なく、また半導体記憶装置の記憶容量が変化しても配線
長はほとんど変化することがない。第１図の実施例と同
様にセンスアンプの出力ビツト数に関係なく本実施例で
はＹアドレスが２本てＹデコーダーが４個、センスアン
プが４個の場合について説明したが、必ずしもＹデコー
ダーの数とセンスアンプの数は同一でなくてもよい。セ
ンスアンプの数は同時に出力する情報の数で決まり、Ｙ
デコーダー数はとれだけの記憶容量が必要かということ
により決まるので、両者の数は同一である必要はなく、
本発明は一般の場合にも実現できる。
５−
また、第１図の実施例と同しように以下の機能ブロック
、Ｘデコーダ−２０１，Ｘデコーダー２０２、センスア
ンプ２０３．）”セレクター２０４゜半３に体記憶装置
アレイ２０５および配線領域２０７をそれぞれ個々にレ
イアウトデータとして用意することにより設計の効率化
にも対応できる。
、Ｘデコーダ−２０１，Ｘデコーダー２０２、センスア
ンプ２０３．）”セレクター２０４゜半３に体記憶装置
アレイ２０５および配線領域２０７をそれぞれ個々にレ
イアウトデータとして用意することにより設計の効率化
にも対応できる。
第６図は本発明の更に他の実施例の配置図である。
第１図と同様に第６図は前記第１図の各回路の半導体基
板上の配置を示している。本実施例においてはＸデコー
ダー６０２の位置はセンスアンプ回路６０３と隣接して
、共にＹセレクター６０４に面する位置に配置されてい
る。Ｘデコーダー６０２とセンスアンプ６０３は共にＹ
セレクター６０４に面しているので、Ｘデコーダー６０
２からＹセレクター６０４．への配線およびセンスアン
プ６０３からＹセレクタ６０４への配線長は短く、かつ
半導体記憶装置の記憶容量により変化しない。
板上の配置を示している。本実施例においてはＸデコー
ダー６０２の位置はセンスアンプ回路６０３と隣接して
、共にＹセレクター６０４に面する位置に配置されてい
る。Ｘデコーダー６０２とセンスアンプ６０３は共にＹ
セレクター６０４に面しているので、Ｘデコーダー６０
２からＹセレクター６０４．への配線およびセンスアン
プ６０３からＹセレクタ６０４への配線長は短く、かつ
半導体記憶装置の記憶容量により変化しない。
また上述した２つの実施例と同様、各機能ブロックのレ
イアウト用のデータを用意することによ１６− り設計の効率化が計れる。
イアウト用のデータを用意することによ１６− り設計の効率化が計れる。
第９図は本発明を電気的に書き込み可能・紫外線消去不
揮発性半導体記憶集積回路へ、適用した実施例の配置図
である。第１図と同しように第９図も各回路の半導体基
板上の配置を示している。本実施例の構成について説明
する。Ｘデコーダー９０１はＹセレクター９０４．半導
体記憶装置アレイ９０５に隣接配置され、センスアンプ
９０３はＹセレクター９０４とＹデコーダー出力配線領
域９０８をはさんで配置され、Ｘデコーダー９０２はセ
ンスアンプ９０３は接してＹセレクター９０４とは反対
の側に配置されている。Ｘデコーダー９０１はＸアドレ
ス入力線および制御信号９０７により動作し、Ｘデコー
ダー９０２はＸアドレス入力線および制御信号９０６に
より動作するようになっている。デイジット線９０９に
は第８図に示した半導体記憶装置のデイジット線８０１
が必要な数接続される。Ｘデコーダー９０１の出力には
コントロールゲート線８０２が接続され、ソース線８０
３はすべて半導体記憶装置共通にＧＮＤ接続される。
揮発性半導体記憶集積回路へ、適用した実施例の配置図
である。第１図と同しように第９図も各回路の半導体基
板上の配置を示している。本実施例の構成について説明
する。Ｘデコーダー９０１はＹセレクター９０４．半導
体記憶装置アレイ９０５に隣接配置され、センスアンプ
９０３はＹセレクター９０４とＹデコーダー出力配線領
域９０８をはさんで配置され、Ｘデコーダー９０２はセ
ンスアンプ９０３は接してＹセレクター９０４とは反対
の側に配置されている。Ｘデコーダー９０１はＸアドレ
ス入力線および制御信号９０７により動作し、Ｘデコー
ダー９０２はＸアドレス入力線および制御信号９０６に
より動作するようになっている。デイジット線９０９に
は第８図に示した半導体記憶装置のデイジット線８０１
が必要な数接続される。Ｘデコーダー９０１の出力には
コントロールゲート線８０２が接続され、ソース線８０
３はすべて半導体記憶装置共通にＧＮＤ接続される。
第９図のような各機能ブロックの配置を行うことにより
、機能フロックを相互に配置するたけて、半導体記憶集
積回路のレイアウト設計がほぼ終了してしまうので設計
の効率化が可能であり、また記憶内容を変化させる際に
利用される高電圧のためのレイアウト設計上の制約も機
能ブロック内の設計で行うようにすることによりレイア
ウト設計が複雑になることを防ぐことができる。またＸ
デコーダー９０２からＹセレクター９０４までの配線長
も一定であり、センスアンプ９０３内を通過することに
より短くすることが可能であり、従来例の第７図のよう
にＸデコーダー７０２とＹセレクター７０４の相対位置
により配線長が変化し、配線領域の増加を招くことがな
く、設計品質の揃ったレイアウト設計が可能となる。尚
、第９図においてＸデコーダー９０２とセンスアンプ９
０３の相対位置は第１図、第６図の様にすることも可能
である。
、機能フロックを相互に配置するたけて、半導体記憶集
積回路のレイアウト設計がほぼ終了してしまうので設計
の効率化が可能であり、また記憶内容を変化させる際に
利用される高電圧のためのレイアウト設計上の制約も機
能ブロック内の設計で行うようにすることによりレイア
ウト設計が複雑になることを防ぐことができる。またＸ
デコーダー９０２からＹセレクター９０４までの配線長
も一定であり、センスアンプ９０３内を通過することに
より短くすることが可能であり、従来例の第７図のよう
にＸデコーダー７０２とＹセレクター７０４の相対位置
により配線長が変化し、配線領域の増加を招くことがな
く、設計品質の揃ったレイアウト設計が可能となる。尚
、第９図においてＸデコーダー９０２とセンスアンプ９
０３の相対位置は第１図、第６図の様にすることも可能
である。
１７−
８
［発明の効果］
以上説明したよう己こ、Ｙデコーダーの配置する場所を
Ｙセレクターまたはセンスアンプに按するような位置（
こすることにより、従来技術に比べてＹデコーダーの出
力の配線領域か縮小可能であるので、同一の特性の半導
体記憶集積回路をより小さい面積で実現できるという効
果がある。また、半導体記憶集積回路を構成する各機能
ブロックのレイアウト用データを用意し、各機能フロッ
クのレイアウトデータを指定されたピット数と出力数に
なるように隣接配置することにより、半導体記憶集積回
路のレイアウト設計が効率化できるという効果がある。
Ｙセレクターまたはセンスアンプに按するような位置（
こすることにより、従来技術に比べてＹデコーダーの出
力の配線領域か縮小可能であるので、同一の特性の半導
体記憶集積回路をより小さい面積で実現できるという効
果がある。また、半導体記憶集積回路を構成する各機能
ブロックのレイアウト用データを用意し、各機能フロッ
クのレイアウトデータを指定されたピット数と出力数に
なるように隣接配置することにより、半導体記憶集積回
路のレイアウト設計が効率化できるという効果がある。
第１図は本発明の第１実施例の半導体記憶集積回路の各
回路の配置図、第２図は本発明の第２実施例の半導体記
憶集積回路の各回路の配置図、第３図は従来技術におけ
る半導体記憶集積回路の各回路の配置図、第４図は従来
技術における半導体−１９＝ 記−１ｆ集積回路の各回路の配置図、第５図は電気的に
書き込み消去可能な半導体記憶装置の集合体の回路図、
第６図は本発明の第３実施１クリの半導体記憶集積回路
の各回路の配置図、第７図は従来技術における半導体記
憶集積回路の配置図、第８図は電気的に書き込み紫外線
で消去可能な半導体記・１！装置の回路図、第９図は本
発明の第４実施例の半導体記憶集積回路の配置図である
。 １０１、 ２０１ ６０１．９０１・・・・・Ｘデコーダー１０２．２０２
゜ ６０２．９０２・・・・・Ｙテコ−ター１０３、 ２０
３゜ ６０３．９０３・・・・センスアンプ、１０４、 ２０
４゜ ６０４．９０４・・・・Ｙセレクター −２〇− １０５，２０５゜ ６０５．９０５・・・・半導体記憶装置アレイ、１０６
．２０６，６０６・・・・・コントロールゲート線、 １０７、 ２０７゜ ６０７．９０８・・・・・・・配線領域、１０８、 ２
０８゜ ６０８．９０６・・・・・Ｙアドレス人力線、１０９、
２０９； ６０９．９０７・・・・・Ｘアドレス入力線、１１０．
２１０゜ ６１０、 ９０９・ ・ ・ ・ ・ディジ・ント線。
回路の配置図、第２図は本発明の第２実施例の半導体記
憶集積回路の各回路の配置図、第３図は従来技術におけ
る半導体記憶集積回路の各回路の配置図、第４図は従来
技術における半導体−１９＝ 記−１ｆ集積回路の各回路の配置図、第５図は電気的に
書き込み消去可能な半導体記憶装置の集合体の回路図、
第６図は本発明の第３実施１クリの半導体記憶集積回路
の各回路の配置図、第７図は従来技術における半導体記
憶集積回路の配置図、第８図は電気的に書き込み紫外線
で消去可能な半導体記・１！装置の回路図、第９図は本
発明の第４実施例の半導体記憶集積回路の配置図である
。 １０１、 ２０１ ６０１．９０１・・・・・Ｘデコーダー１０２．２０２
゜ ６０２．９０２・・・・・Ｙテコ−ター１０３、 ２０
３゜ ６０３．９０３・・・・センスアンプ、１０４、 ２０
４゜ ６０４．９０４・・・・Ｙセレクター −２〇− １０５，２０５゜ ６０５．９０５・・・・半導体記憶装置アレイ、１０６
．２０６，６０６・・・・・コントロールゲート線、 １０７、 ２０７゜ ６０７．９０８・・・・・・・配線領域、１０８、 ２
０８゜ ６０８．９０６・・・・・Ｙアドレス人力線、１０９、
２０９； ６０９．９０７・・・・・Ｘアドレス入力線、１１０．
２１０゜ ６１０、 ９０９・ ・ ・ ・ ・ディジ・ント線。
Claims (3)
- （１）電気的に記憶内容を変化することが可能な不揮発
性半導体記憶装置、前記半導体記憶装置を１個以上まと
めて選択するようにした半導体記憶装置の集合体、前記
半導体記憶装置をアレイ状に配置した半導体記憶装置ア
レイ、前記アレイの列方向の選択を行うＹデコーダー回
路、センスアンプ回路と前記Ｙデコーダー回路の出力に
より前記半導体記憶装置の列方向線と前記センスアンプ
回路の切換を行うＹセレクター回路からなり、前記Ｙセ
レクター回路は前記アレイに隣接して配置され、前記セ
ンスアンプ回路はＹセレクター回路を挟み半導体記憶装
置アレイと反対側の位置に配置されている構成にして、
Ｙデコーダー回路をＹセレクター回路あるいは、センス
アンプ回路の少なくとも一方に隣接する位置に配置する
ことを特徴とする半導体記憶集積回路。 - （２）電気的に記憶内容を変化することが可能な不揮発
性半導体記憶装置が、電気的に書き込みかつ消去可能な
不揮発性半導体記憶装置であることを特徴とする特許請
求の範囲第１項記載の半導体記憶集積回路。 - （３）電気的に記憶内容を変化することが可能な不揮発
性半導体記憶装置が、電気的に書き込みか紫外線で消去
可能な不揮発性半導体記憶装置であることを特徴とする
特許請求の範囲第１項記載の半導体記憶集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/602,122 US5166900A (en) | 1989-10-27 | 1990-10-23 | Non-volatile semiconductor memory device with improved layout |
| DE69029703T DE69029703T2 (de) | 1989-10-27 | 1990-10-25 | Halbleiterspeicheranordnung mit verbessertem "Lay-Out" |
| EP90311696A EP0425284B1 (en) | 1989-10-27 | 1990-10-25 | Non-volatile semiconductor memory device with improved layout |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-163507 | 1989-06-26 | ||
| JP16350789 | 1989-06-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03108750A true JPH03108750A (ja) | 1991-05-08 |
| JP2663651B2 JP2663651B2 (ja) | 1997-10-15 |
Family
ID=15775180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28127189A Expired - Fee Related JP2663651B2 (ja) | 1989-06-26 | 1989-10-27 | 半導体記憶集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663651B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04343258A (ja) * | 1991-05-20 | 1992-11-30 | Toshiba Corp | マルチプレクサ |
| JP2005196753A (ja) * | 2003-12-12 | 2005-07-21 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2011086956A (ja) * | 2003-12-12 | 2011-04-28 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2012198975A (ja) * | 2011-03-18 | 2012-10-18 | Soytec | ローカル列デコーダに関連付けられた互い違いに配置されたセンスアンプを有する半導体メモリ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269361A (ja) * | 1985-05-24 | 1986-11-28 | Hitachi Ltd | 半導体集積回路装置 |
-
1989
- 1989-10-27 JP JP28127189A patent/JP2663651B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269361A (ja) * | 1985-05-24 | 1986-11-28 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04343258A (ja) * | 1991-05-20 | 1992-11-30 | Toshiba Corp | マルチプレクサ |
| JP2005196753A (ja) * | 2003-12-12 | 2005-07-21 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2011086956A (ja) * | 2003-12-12 | 2011-04-28 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2012198975A (ja) * | 2011-03-18 | 2012-10-18 | Soytec | ローカル列デコーダに関連付けられた互い違いに配置されたセンスアンプを有する半導体メモリ |
| US9159400B2 (en) | 2011-03-18 | 2015-10-13 | Soitec | Semiconductor memory having staggered sense amplifiers associated with a local column decoder |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2663651B2 (ja) | 1997-10-15 |
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Legal Events
| Date | Code | Title | Description |
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