JPS614242A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS614242A
JPS614242A JP59125851A JP12585184A JPS614242A JP S614242 A JPS614242 A JP S614242A JP 59125851 A JP59125851 A JP 59125851A JP 12585184 A JP12585184 A JP 12585184A JP S614242 A JPS614242 A JP S614242A
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JP
Japan
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integrated circuit
semiconductor integrated
circuit device
circuit
devices
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Pending
Application number
JP59125851A
Other languages
English (en)
Inventor
Seiichi Iwamatsu
誠一 岩松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Suwa Seikosha KK
Original Assignee
Seiko Epson Corp
Suwa Seikosha KK
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Publication date
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Publication of JPS614242A publication Critical patent/JPS614242A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/903—Masterslice integrated circuits comprising field effect technology
    • H10D84/907—CMOS gate arrays

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体集積回路装置における回路構成に関する
。
〔従来技術〕
従来、半導体集積回路装置は、例えば記憶（ロ）路装置
、ゲート・アレー装置、マイクロ・コンピュータ装置の
如く、単一機能を一つの半導体基板上に形成するのが通
例であった。
〔目的〕
本発明は、半導体集積回路装置に於て、２つの機能を集
積し、回路機能の多機能化を計ることを目的とする。
〔概要〕
上記目的を達成するための本発明の基本的な構成は、半
導体集積回路装置に於て、１つの半導体基板上には電気
的書き込み消去可能な読み出し専用記憶装置とゲート・
アレー装置とが一体となって形成されて成る事を特徴と
する。
〔実施例〕
以下、実施例により本発明を詳述する。
第１図は本発明の一実施例を示す回路ブロック図である
。すなわち、半導体基板１上には、ゲート・アレー回路
装置（Ｇ、Ａ、）　２と、電気的書き込み消去可能な読
み出し専用記憶装置（ＫＦｉＦＲＯＭ　）　９とが形成
されて成る。仁の場合％ｌＥｉＦＲＯＭｇには、Ｇ、Ａ
、２を選択して駆動させる回路構成に必要な情報が電気
的に書き込まれ、（工”Ｌ伝送線４によって、該情報が
Ｇ、Ａ、２部へ伝送され、　Ｇ、Ａ、２の回路構成が定
められ、該Ｇ、Ａ、２０回路構成によって入力信号（Ｉ
Ｎ）Ｋ対する出力信号（ＯＵＴ　）の成り立ちが変化す
ることになる。
第２図は、本発明の他の実施例を示す回路ブロック図で
ある。すなわち、半導体基板１上には、単位セルから成
るロジック回路部（Ｕ、Ｃ）　１２とＥＥＰＲＯＭ部１
３とが一つのユニットとして構成され、各ユニットのＥ
ＥＦＲＯＭ釦よす、各ユニットのロジックの成り立ちを
決定し、全体としてゲント、アレーとしての回路を決定
するという方式本発明の如く、１つの半導体基板上に’
ＢＢＰＲＯＭとＧ、Ａｃ（ゲート・アレー）とが一体と
なって構成されることにより、１つの半導体集積回路装
置により、機能の異なる回路装置、例えば演算回路装置
、マイクロ、プロセッサー装置、マイクロ争コンピュー
ター装置、更にはランダムアクセス−・メモリ装置さえ
も、外部からのＢ　Ｅｆ　Ｐ　ＲＯＭ　ｗの情報書き込
みのみで形成でき、更には、ＥＩＩＰＲＯＭの書き替え
により、他の回路構成へと容易に変更できＦｌ　’１４
　Ｐ　Ａ　’Ｌ　（Ｗｌｅ６ｔｒｉｃａｌｌｙ　ＩＣｒ
ａｓａｂｌｅＰｒｏｇｒａｍ　Ａｖａｉｌａｂｌｅ　Ｌ
ｏｇｉｇ　）効果がある。
【図面の簡単な説明】
第１図及び第２図は本発明の実施例を示す半導体集積回
路装置のブロック図である。 １．１１−−半導体基板（チップ）、２．１２−−ロジ
ック回路部、　８　、１３・・ＢＥＰＲＯＭ部、４・拳
伝送線。 以　　　上

Claims (1)

    【特許請求の範囲】
  1. １つの半導体基板上には電気的書き込み消去可能な読み
    出し専用記憶装置とゲート・アレー装置とが一体となっ
    て形成されて成る事を特徴とする半導体集積回路装置。
JP59125851A 1984-06-19 1984-06-19 半導体集積回路装置 Pending JPS614242A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62115844A (ja) * 1985-09-11 1987-05-27 ピルキントン　マイクロ−エレクトロニクス　リミテツド 半導体集積回路
JPH01107135U (ja) * 1988-01-08 1989-07-19
JPH02177364A (ja) * 1988-10-14 1990-07-10 Nec Corp 半導体集積回路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5827370A (ja) * 1981-08-11 1983-02-18 Toshiba Corp 不揮発性半導体メモリ
JPS5887644A (ja) * 1981-11-06 1983-05-25 テキサス・インスツルメンツ・インコ−ポレイテツド プログラム可能なデジタル情報処理システム

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