JPH02255925A - メモリテスト方法および装置 - Google Patents
メモリテスト方法および装置Info
- Publication number
- JPH02255925A JPH02255925A JP63302395A JP30239588A JPH02255925A JP H02255925 A JPH02255925 A JP H02255925A JP 63302395 A JP63302395 A JP 63302395A JP 30239588 A JP30239588 A JP 30239588A JP H02255925 A JPH02255925 A JP H02255925A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- test
- test function
- built
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、メモリを有するシステムにおけるシステム搭
載時のメモリテストに係り、特にシステム立上げ時間か
にユーザに直接影響を与える端末や小形計算機に好適な
メモリテスト方法および装置に関する。
載時のメモリテストに係り、特にシステム立上げ時間か
にユーザに直接影響を与える端末や小形計算機に好適な
メモリテスト方法および装置に関する。
［従来の技術］
従来の装置は、例えば、特開昭５８−１２２７００号公
報に記載のように、メインＣＰＵの他にメモリボード内
部にチエツク用ＣＰＵを設けて、メモリテストを専用に
実行させ、メインＣＰＵの負担を軽減して、システム搭
載時のメモリテストの高速化を図っている。
報に記載のように、メインＣＰＵの他にメモリボード内
部にチエツク用ＣＰＵを設けて、メモリテストを専用に
実行させ、メインＣＰＵの負担を軽減して、システム搭
載時のメモリテストの高速化を図っている。
［発明が解決しようとする課題］
上記従来技術は、以下の３点が問題点として指摘される
。
。
１、各メモリボード内部にチエツク用ＣＰＵを設けるた
めにハード量が増加する。
めにハード量が増加する。
２、チエツク用ＣＰＵのメモリテスト動作は、メモリ外
部から順次ライト動作／リード動作／リードデータのチ
エツク動作を行なっているので高速化に限度がある。
部から順次ライト動作／リード動作／リードデータのチ
エツク動作を行なっているので高速化に限度がある。
３、メモリテストのアクセスルートがチエツクＣＰＵか
らのアクセスだけのため、通常動作時に使用するメイン
ＣＰＵからのアクセスルート（データ信号、アドレス信
号、コントロール信号）がテストされていないので、信
頼性を低下させている。
らのアクセスだけのため、通常動作時に使用するメイン
ＣＰＵからのアクセスルート（データ信号、アドレス信
号、コントロール信号）がテストされていないので、信
頼性を低下させている。
本発明の目的は、以上３点の問題点を解決して、少ない
ハード量で信頼性の高い、より高速なメモリテストを実
現することにある。
ハード量で信頼性の高い、より高速なメモリテストを実
現することにある。
［課題を解決するための手段］
上記目的を達成するために、本発明によるメモリテスト
方法は、プロセッサ部およびテスト機能内蔵メモリを有
する情報処理システムのメモリテスト方法であって、上
記メモリを実装した状態で、内蔵のテスト機能を利用し
て、当該メモリ全体のテストを実行する工程と、上記プ
ロセッサ部からの通常のメモリアクセスルートを利用し
て、上記メモリの一部のテストを実行する工程とを有す
るものである。
方法は、プロセッサ部およびテスト機能内蔵メモリを有
する情報処理システムのメモリテスト方法であって、上
記メモリを実装した状態で、内蔵のテスト機能を利用し
て、当該メモリ全体のテストを実行する工程と、上記プ
ロセッサ部からの通常のメモリアクセスルートを利用し
て、上記メモリの一部のテストを実行する工程とを有す
るものである。
上記メモリの一部をテストする工程においては、好まし
くは、上記メモリを構成する各メモリ素子を少なくとも
１回アクセスし、かつ、アドレスバスおよびデータバス
を活性化する。このアドレスバスおよびデータバスの活
性化は、例えば、上記プロセッサ部から上記メモリへの
アドレスルートおよびデータルートのすべてのビットを
少なくとも１回、高レベル値および低レベル値とするこ
とにより行える。
くは、上記メモリを構成する各メモリ素子を少なくとも
１回アクセスし、かつ、アドレスバスおよびデータバス
を活性化する。このアドレスバスおよびデータバスの活
性化は、例えば、上記プロセッサ部から上記メモリへの
アドレスルートおよびデータルートのすべてのビットを
少なくとも１回、高レベル値および低レベル値とするこ
とにより行える。
本発明によるメモリテスト方法は、他の見地によれば、
プロセッサ部およびテスト機能内蔵メモリを有する情報
処理システムのメモリテスト方法であって、上記メモリ
に内蔵されたテスト機能によるテストと、上記メモリの
通常のライト／り一ド動作による限定したアドレスおよ
び限定したデータパターンのテストとを併用することを
活性化するものである。
プロセッサ部およびテスト機能内蔵メモリを有する情報
処理システムのメモリテスト方法であって、上記メモリ
に内蔵されたテスト機能によるテストと、上記メモリの
通常のライト／り一ド動作による限定したアドレスおよ
び限定したデータパターンのテストとを併用することを
活性化するものである。
本発明によるメモリ制御装置は、テスト機能内蔵メモリ
素子からなるメモリを、プロセッサからの制御に応じて
制御するメモリ制御装置であって、上記メモリ素子に内
蔵されたテスト機能を制御するテスト機能制御手段と、
上記テスト機能によるテスト結果を判定する判定手段と
、上記プロセッサから上記メモリをアクセスするための
メモリ制御手段と、上記メモリのアドレスを保持するア
ドレスレジスタと、上記メモリの書込みデータまたは読
出しデータを保持するデータレジスタと、上記プロセッ
サからの通常のメモリアクセスルートと上記テスト機能
制御手段からのメモリアクセスルートとを切換えるルー
ト切換手段と備えることを活性化するものである。
素子からなるメモリを、プロセッサからの制御に応じて
制御するメモリ制御装置であって、上記メモリ素子に内
蔵されたテスト機能を制御するテスト機能制御手段と、
上記テスト機能によるテスト結果を判定する判定手段と
、上記プロセッサから上記メモリをアクセスするための
メモリ制御手段と、上記メモリのアドレスを保持するア
ドレスレジスタと、上記メモリの書込みデータまたは読
出しデータを保持するデータレジスタと、上記プロセッ
サからの通常のメモリアクセスルートと上記テスト機能
制御手段からのメモリアクセスルートとを切換えるルー
ト切換手段と備えることを活性化するものである。
このメモリ制御装置は、好ましくは、さらに、上記判定
手段の判定結果に従って上記メモリの不良アドレスを指
示する不良アドレス指示手段を備える。
手段の判定結果に従って上記メモリの不良アドレスを指
示する不良アドレス指示手段を備える。
本発明によるメモリ制御装置は、ＬＳＩとして構成する
ようにしてもよい。
ようにしてもよい。
さらに、本発明は、プロセッサ部と、テスト機能内蔵メ
モリ素子からなるメモリ部と、上記プロセッサからの制
御に応じて上記メモリ部を制御するメモリ制御部とを備
えた情報処理システムにおいて、上記メモリ素子に内蔵
されたテスト機能を制御するテスト機能制御手段と、上
記テスト機能によるテスト結果を判定する判定手段と、
上記プロセッサからの通常のメモリアクセスルートと上
記テスト機能制御手段からのメモリアクセスルートとを
切換えるルート切換手段とを設けたものと把握すること
もできる。
モリ素子からなるメモリ部と、上記プロセッサからの制
御に応じて上記メモリ部を制御するメモリ制御部とを備
えた情報処理システムにおいて、上記メモリ素子に内蔵
されたテスト機能を制御するテスト機能制御手段と、上
記テスト機能によるテスト結果を判定する判定手段と、
上記プロセッサからの通常のメモリアクセスルートと上
記テスト機能制御手段からのメモリアクセスルートとを
切換えるルート切換手段とを設けたものと把握すること
もできる。
［作 用］
近年、ダイナミックランダムアクセスメモリ（以下、Ｄ
ＲＡＭという）の容量増加に伴って。
ＲＡＭという）の容量増加に伴って。
チップテスト時間の短縮を目的に高速テスト機能がＤＲ
ＡＭに内蔵されている。このテスト機能は、日経エレク
トロニクス９１９８７．４．６号（ｎｏ、４１８）第１
４９〜１５７頁に記載のように、今後は、システム搭載
状態でも使用できるように、ＤＲＡＭユーザに解放され
る方向に進んでいる。
ＡＭに内蔵されている。このテスト機能は、日経エレク
トロニクス９１９８７．４．６号（ｎｏ、４１８）第１
４９〜１５７頁に記載のように、今後は、システム搭載
状態でも使用できるように、ＤＲＡＭユーザに解放され
る方向に進んでいる。
本発明は、このＤＲＡＭＲＡＭ内蔵機１８機能を前提と
している。
している。
すなわち、このメモリ内蔵テスト機能を利用することに
よりメモリ素子自体の良否を高速に判定する。ただし、
プロセッサによる通常のメモリアクセスルートにおける
不良は、このテスト機能では発見できないので、通常の
メモリアクセスルートの良否を判定するテストを併用す
る。この通常のメモリアクセスルートのテストは、メモ
リ素子自体のテストではないので１通常のリード／ライ
ト動作による限定したアドレスおよび限定したデータパ
ターンのテストでよく、極めて短時間に実行でき、その
結果、全体として高速かつ高信頼性のメモリテストが可
能となる。
よりメモリ素子自体の良否を高速に判定する。ただし、
プロセッサによる通常のメモリアクセスルートにおける
不良は、このテスト機能では発見できないので、通常の
メモリアクセスルートの良否を判定するテストを併用す
る。この通常のメモリアクセスルートのテストは、メモ
リ素子自体のテストではないので１通常のリード／ライ
ト動作による限定したアドレスおよび限定したデータパ
ターンのテストでよく、極めて短時間に実行でき、その
結果、全体として高速かつ高信頼性のメモリテストが可
能となる。
具体的には、プロセッサ部からのメモリ内蔵テスト機能
起動信号が発せられると、メモリ制御部は、内蔵テスト
機能制御手段によってメモリテストを行ない、全アドレ
スについてメモリテストが終了するとプロセッサ部に終
了報告を返す。もし、テスト結果が不合格の場合は、異
常報告を返す。
起動信号が発せられると、メモリ制御部は、内蔵テスト
機能制御手段によってメモリテストを行ない、全アドレ
スについてメモリテストが終了するとプロセッサ部に終
了報告を返す。もし、テスト結果が不合格の場合は、異
常報告を返す。
これによって、少ないハード量で高速のメモリテストを
行なうことができる。
行なうことができる。
その後、メモリアクセスルートを通常のり−ド／ライト
動作時のルートに切換えて、限定したアドレスおよび限
定したパターンのメモリテストを行なうことにより、テ
ストカバレージ率を高め。
動作時のルートに切換えて、限定したアドレスおよび限
定したパターンのメモリテストを行なうことにより、テ
ストカバレージ率を高め。
信頼性の確保を図ることができる。
ＤＲＡＭの容量は、現在３年に４倍のペースで増加して
いる。これに伴ってシステムのメモリ量も増加している
。これに対してＤＲＡＭのリード／ライトサイクルタイ
ムは、あまり速くなっていない。このことは、メモリの
テスト時間が同等のペースで増加することを意味してい
る。
いる。これに伴ってシステムのメモリ量も増加している
。これに対してＤＲＡＭのリード／ライトサイクルタイ
ムは、あまり速くなっていない。このことは、メモリの
テスト時間が同等のペースで増加することを意味してい
る。
後述する実施例での算出式を適用すると、Ｘメガワード
のメモリを通常のライト／リード／コンベアでテストす
ると、２．４Ｘ秒かかる。これに対して、ＤＲＡＭＲＡ
Ｍ内蔵機１８機能ターンの通常のライト／リード／コン
ベアテストを併用すると、後者に要する時間は、はとん
ど無視できるので、 ０．５Ｘ秒となる。
のメモリを通常のライト／リード／コンベアでテストす
ると、２．４Ｘ秒かかる。これに対して、ＤＲＡＭＲＡ
Ｍ内蔵機１８機能ターンの通常のライト／リード／コン
ベアテストを併用すると、後者に要する時間は、はとん
ど無視できるので、 ０．５Ｘ秒となる。
これを、例えば、６年後に１６倍になったシステムで考
えると通常のテストでは、１０分もかかってしまうこと
になるが、本発明によれば２分で終了し、信頼性も維持
できるので、実用に耐えうる。
えると通常のテストでは、１０分もかかってしまうこと
になるが、本発明によれば２分で終了し、信頼性も維持
できるので、実用に耐えうる。
［実施例］
以下、本発明の好適な一実施例を第１図により説明する
。
。
同図中、２１はプロセッサ部、２２はメモリ制筒部、２
３はメモリ部である。
３はメモリ部である。
メモリ部２３は、それぞれテスト機能を内蔵した４Ｍ（
メガ）ビットＤＲＡＭＸＩワード分からなる４枚の４Ｍ
ワードメモリカード１９−１〜１９−４を組合せたもの
であり、４Ｍワードの容量を有する。
メガ）ビットＤＲＡＭＸＩワード分からなる４枚の４Ｍ
ワードメモリカード１９−１〜１９−４を組合せたもの
であり、４Ｍワードの容量を有する。
プロセッサ部２１は、メモリ制御部２２を介してメモリ
部２３をアクセスする中央処理装置により構成されるも
のであり、図では、通常のメモリアクセスルートによる
メモリテストに関与するり一ドデータレジスタ１、演算
器２およびライトデータレジスタ３のみを示しである。
部２３をアクセスする中央処理装置により構成されるも
のであり、図では、通常のメモリアクセスルートによる
メモリテストに関与するり一ドデータレジスタ１、演算
器２およびライトデータレジスタ３のみを示しである。
なお、ＤＲＡＭ内蔵テスト機能の起動、通常のメモリア
クセスルートによるテストの実行、テスト結果の処理等
は、プロセッサ部２１のテストプログラムにしたがって
実行される。
クセスルートによるテストの実行、テスト結果の処理等
は、プロセッサ部２１のテストプログラムにしたがって
実行される。
メモリ制御部２２は、プロセッサ部２１からの制御に応
じてＤＲＡＭ内蔵テスト機能を制御するテスト機能制御
回路９と、このテストに際しメモリアドレスを更新して
いき、不良が検出されたとき更新を停止してその不良ア
ドレスを指示するアドレスカウンタ１０と、プロセッサ
部２１による通常のメモリアクセスのためのメモリ制御
信号（ＲＡＳ、ＣＡＳ、ＷＥ等）を発生するメモリ制御
回路１１と、プロセッサ部２１によるメモリアクセスの
ためのメモリアドレスを保持するアドレスレジスタ１２
と、プロセッサ部２１とメモリ部２３との間で授受され
るデータを保持するデータレジスタ１３と、ＤＲＡＭ内
蔵テスト機能によるメモリテスト出力からテストの合否
を判定する判定回路１４と、メモリアクセスルートを通
常のルートとテスト機能制御回路９からのルートとの間
で切り換えるアクセスルート切換回路２０−１．２０−
２とを有する。
じてＤＲＡＭ内蔵テスト機能を制御するテスト機能制御
回路９と、このテストに際しメモリアドレスを更新して
いき、不良が検出されたとき更新を停止してその不良ア
ドレスを指示するアドレスカウンタ１０と、プロセッサ
部２１による通常のメモリアクセスのためのメモリ制御
信号（ＲＡＳ、ＣＡＳ、ＷＥ等）を発生するメモリ制御
回路１１と、プロセッサ部２１によるメモリアクセスの
ためのメモリアドレスを保持するアドレスレジスタ１２
と、プロセッサ部２１とメモリ部２３との間で授受され
るデータを保持するデータレジスタ１３と、ＤＲＡＭ内
蔵テスト機能によるメモリテスト出力からテストの合否
を判定する判定回路１４と、メモリアクセスルートを通
常のルートとテスト機能制御回路９からのルートとの間
で切り換えるアクセスルート切換回路２０−１．２０−
２とを有する。
システム立上げ時のメモリテストを開始するに当たり、
プロセッサ部２１は、メモリ制御部２２にＤＲＡＭ内蔵
テスト機能起動信号４−１を送出する。この信号を受け
て、ＤＲＡＭ内蔵テスト機能制御回路９がテスト動作を
開始する。まず最初に、ＤＲＡＭアクセスルート切換回
路２０−１．２０−２をＤＲＡＭ内蔵テスト機能制御回
路９からのルートに切換える。
プロセッサ部２１は、メモリ制御部２２にＤＲＡＭ内蔵
テスト機能起動信号４−１を送出する。この信号を受け
て、ＤＲＡＭ内蔵テスト機能制御回路９がテスト動作を
開始する。まず最初に、ＤＲＡＭアクセスルート切換回
路２０−１．２０−２をＤＲＡＭ内蔵テスト機能制御回
路９からのルートに切換える。
そこで、ＤＲＡＭテストモードの実行に移る。
この実行方法は、予め定められているＤＲＡＭ内蔵テス
ト機能の仕様にしたがって決まるものであり、以下、そ
の−例を示す。
ト機能の仕様にしたがって決まるものであり、以下、そ
の−例を示す。
テストモードを設定するには、ＶＴを低レベルにして
おいて、テτ丁ビフォアＸτ丁のタイミングでテストモ
ードに入る。その後、■に丁ビフォアでτ丁を繰返し、
８ビツトずつ並列テストを行なう、テストの内容は、１
回のテストサイクルでアクセスする８ビツトのセルに同
じ値を書き込んでおき、それを読み出して、正常に書き
込まれていたかを検証する。例えば、ｔｌ Ｏ＃ｊを書
き込んでテストする時は、すべてがｇｔ Ｏｎであれば
′Ｏ”が出力され、１ビツトでも′１″があればＲ１ｎ
を出力する。逆に、１”を書き込んでテストする時には
、すべてが１”であれば１４１ Ｉｔが出力され、１ビ
ツトでもｔｔ Ｏ７１があれば１１０ ｔｐを出力する
。
ードに入る。その後、■に丁ビフォアでτ丁を繰返し、
８ビツトずつ並列テストを行なう、テストの内容は、１
回のテストサイクルでアクセスする８ビツトのセルに同
じ値を書き込んでおき、それを読み出して、正常に書き
込まれていたかを検証する。例えば、ｔｌ Ｏ＃ｊを書
き込んでテストする時は、すべてがｇｔ Ｏｎであれば
′Ｏ”が出力され、１ビツトでも′１″があればＲ１ｎ
を出力する。逆に、１”を書き込んでテストする時には
、すべてが１”であれば１４１ Ｉｔが出力され、１ビ
ツトでもｔｔ Ｏ７１があれば１１０ ｔｐを出力する
。
テストモードのリセットは、テτ丁ビフォアＴＴＴのタ
イミングでＷＥを高レベルにする。
イミングでＷＥを高レベルにする。
以上のテストサイクル動作を制御回路９で実現し、ＤＲ
ＡＭの制御信号（ＲＡＳ／ＣＡＳ／ＷＥ）１５、アドレ
ス信号１６．データ信号１７を制御する。テスト出力結
果は、判定回路１４で判定し、不合格の場合はアドレス
カウンタ１０の値の更新をストップし、プロセッサ２１
に異常報告５を送信する。プロセッサ２１は、アドレス
カウンタ１０の値を読み取って不良アドレスを認識する
。
ＡＭの制御信号（ＲＡＳ／ＣＡＳ／ＷＥ）１５、アドレ
ス信号１６．データ信号１７を制御する。テスト出力結
果は、判定回路１４で判定し、不合格の場合はアドレス
カウンタ１０の値の更新をストップし、プロセッサ２１
に異常報告５を送信する。プロセッサ２１は、アドレス
カウンタ１０の値を読み取って不良アドレスを認識する
。
このようにして、４Ｍ÷８＝５１２ ｋ回テストサイク
ルを繰返し、Ｏ〜４Ｍワード分のテストを行なう。その
後、メモリカード選択信号１８を順次切換えて、全１６
Ｍワード分のメモリカード１９−１〜１９−４のテスト
を行ない、終了信号４−２を返す。
ルを繰返し、Ｏ〜４Ｍワード分のテストを行なう。その
後、メモリカード選択信号１８を順次切換えて、全１６
Ｍワード分のメモリカード１９−１〜１９−４のテスト
を行ない、終了信号４−２を返す。
しかし、ここまでのテストだけでは、ＤＲＡＭに内蔵さ
れたテスト機能自体及び通常のメモリアクセスルート（
プロセッサ部・メモリ制御部間の制御信号６、メモリ制
御回路１１、アドレスバス７、アドレスレジスタ１２、
データバス８、データレジスタ１３）をカバレージする
ようなテストがなされていない。そこで、通常のメモリ
アクセスルートを介して、全ＤＲＡＭを少なくとも１回
はアクセスすることと、アドレスバス７およびデータバ
ス８を活性化することを行う、そのためには、本実施例
では、例えば次の４アドレス■〜■の各々について、２
パターン（Ａ） 、 （Ｂ）のメモリテストを行なえば
十分である。
れたテスト機能自体及び通常のメモリアクセスルート（
プロセッサ部・メモリ制御部間の制御信号６、メモリ制
御回路１１、アドレスバス７、アドレスレジスタ１２、
データバス８、データレジスタ１３）をカバレージする
ようなテストがなされていない。そこで、通常のメモリ
アクセスルートを介して、全ＤＲＡＭを少なくとも１回
はアクセスすることと、アドレスバス７およびデータバ
ス８を活性化することを行う、そのためには、本実施例
では、例えば次の４アドレス■〜■の各々について、２
パターン（Ａ） 、 （Ｂ）のメモリテストを行なえば
十分である。
■アドレス“０ＯＯＯＯＯＨ” （Ｈは１６進数を表わ
す、） ■アドレス“４０００００Ｈ” ■アドレス“８０００００Ｈ” ■アドレス“ＦＦＦＦＦＦＨ” （Ａ）パターン オール“０” （Ｂ）パターン オール“１″ すなわち、アドレス■〜■を用いることにより。
す、） ■アドレス“４０００００Ｈ” ■アドレス“８０００００Ｈ” ■アドレス“ＦＦＦＦＦＦＨ” （Ａ）パターン オール“０” （Ｂ）パターン オール“１″ すなわち、アドレス■〜■を用いることにより。
全ＤＲＡＭがアクセスされ、アドレスの、■およびパタ
ーン（Ａ） 、 ＣＢ）を用いることにより、アドレス
線７、データ線８が活性化される。このテストは、ＤＲ
ＡＭアクセスルート切換回路２０−１〜２０−２を通常
アクセスルート側に切換えた後、プロセッサ部２１内の
ライトデータレジスタ３の内容をメモリに書き込み、メ
モリから読出したデータをリードデータレジスタ１に格
納し、演算器２でチエツクするという、通常メモリアク
セスルートでのテストである。
ーン（Ａ） 、 ＣＢ）を用いることにより、アドレス
線７、データ線８が活性化される。このテストは、ＤＲ
ＡＭアクセスルート切換回路２０−１〜２０−２を通常
アクセスルート側に切換えた後、プロセッサ部２１内の
ライトデータレジスタ３の内容をメモリに書き込み、メ
モリから読出したデータをリードデータレジスタ１に格
納し、演算器２でチエツクするという、通常メモリアク
セスルートでのテストである。
本実施例によるメモリテスト時間は、ＤＲＡＭ内蔵テス
ト機能によるテスト時間を２００ｎｓ ７回（４ＭＤＲ
ＡＭ−８０ｎｓ品を想定）、プロセッサ部からのメモリ
ライト時間を２４０ｎｓ／回（８０ｎｓ／マシンサイク
ル×３マシンサイクルと想定）、プロセッサ部からのメ
モリテスト時間を１２００ｎｓ／回（８０ｎｓ／マシン
サイクル×１５マシンサイクルと想定）と考えると、１
６Ｍ分のオール“０”／オール“１”テストを終了する
ためには。
ト機能によるテスト時間を２００ｎｓ ７回（４ＭＤＲ
ＡＭ−８０ｎｓ品を想定）、プロセッサ部からのメモリ
ライト時間を２４０ｎｓ／回（８０ｎｓ／マシンサイク
ル×３マシンサイクルと想定）、プロセッサ部からのメ
モリテスト時間を１２００ｎｓ／回（８０ｎｓ／マシン
サイクル×１５マシンサイクルと想定）と考えると、１
６Ｍ分のオール“０”／オール“１”テストを終了する
ためには。
（２４０ｎｓ Ｘ １６８ Ｘ ２）＋ （２００ｎｓ
Ｘ １６Ｍ Ｘ ２÷８） ” （１２００ｎｓｘ４
ｘ２）＝８．５ｓ すなわち、８．５秒を要する。なお、オール“Ｏ”ライ
ト動作をＤＭＡ内蔵イニシャライズ機能を用いると、さ
らに高速化できる。
Ｘ １６Ｍ Ｘ ２÷８） ” （１２００ｎｓｘ４
ｘ２）＝８．５ｓ すなわち、８．５秒を要する。なお、オール“Ｏ”ライ
ト動作をＤＭＡ内蔵イニシャライズ機能を用いると、さ
らに高速化できる。
これに対して、全アドレスをプロセッサ部からのオール
“０”、オール１１１”パターンのメモリテストを行な
うと、 １２００ｎｓ Ｘ １６Ｍ Ｘ ２−３８．４ｓすなわ
ち、３８．４秒と約４．５倍もの時間を要する。
“０”、オール１１１”パターンのメモリテストを行な
うと、 １２００ｎｓ Ｘ １６Ｍ Ｘ ２−３８．４ｓすなわ
ち、３８．４秒と約４．５倍もの時間を要する。
本実施例が必要とするハード量は、ＤＲＡＭの制御信号
を制御する回路が中心で、データレジスタ等は、不要で
ある。即ち、少量のハード量追加で、大幅なテスト時間
削減（＝大幅なシステム立上り時間削減）が実現でき、
しかも等価なテストカバレージ率が確保できる。
を制御する回路が中心で、データレジスタ等は、不要で
ある。即ち、少量のハード量追加で、大幅なテスト時間
削減（＝大幅なシステム立上り時間削減）が実現でき、
しかも等価なテストカバレージ率が確保できる。
［発明の効果］
本発明によれば、メモリ内蔵テスト機能を利用したメモ
リテストと、通常のメモリアクセスルートによるテスト
とを併用することにより、少ないハード量で信頼性の高
い、より高速なメモリテストを実現することができる。
リテストと、通常のメモリアクセスルートによるテスト
とを併用することにより、少ないハード量で信頼性の高
い、より高速なメモリテストを実現することができる。
第１図は、本発明の一実施例を示すブロック図である。
１・・・リードデータレジスタ、２・・・演算器、３・
・・ライトデータレジスタ。 ４−１・・・ＤＲＡＭ内蔵テスト機能起動信号、４−２
・・・終了信号、５・・・異常信号。 ６・・・制御信号、７・・・アドレスバス。 ８・・・データバス。 ９・・・ＤＲＡＭ内蔵テスト機能制御回路。 １０・・・アドレスカウンタ、１１・・・メモリ制御回
路。 １２・・・アドレスレジスタ、１３・・・データレジス
タ。 １４・・・判定回路、１５・・・ＤＲＡＭ制御信号、１
６・・・ＤＲＡＭアドレス信号。 １７・・・ＤＲＡＭデータ信号、 １８・・・メモリカード選択信号、 １９−１〜１９−４・・・４ＭＸ１ワ一ド×４組のメモ
リカード、２０−１〜２０−２・・・ＤＲＡＭアクセス
ルート切換回路、２１・・・プロセッサ部、２２・・・
メモリ制御部、２３・・・メモリ部。
・・ライトデータレジスタ。 ４−１・・・ＤＲＡＭ内蔵テスト機能起動信号、４−２
・・・終了信号、５・・・異常信号。 ６・・・制御信号、７・・・アドレスバス。 ８・・・データバス。 ９・・・ＤＲＡＭ内蔵テスト機能制御回路。 １０・・・アドレスカウンタ、１１・・・メモリ制御回
路。 １２・・・アドレスレジスタ、１３・・・データレジス
タ。 １４・・・判定回路、１５・・・ＤＲＡＭ制御信号、１
６・・・ＤＲＡＭアドレス信号。 １７・・・ＤＲＡＭデータ信号、 １８・・・メモリカード選択信号、 １９−１〜１９−４・・・４ＭＸ１ワ一ド×４組のメモ
リカード、２０−１〜２０−２・・・ＤＲＡＭアクセス
ルート切換回路、２１・・・プロセッサ部、２２・・・
メモリ制御部、２３・・・メモリ部。
Claims (1)
- 【特許請求の範囲】 １、プロセッサ部およびテスト機能内蔵メモリを有する
情報処理システムのメモリテスト方法であって、 上記メモリを実装した状態で、内蔵のテスト機能を利用
して、当該メモリ全体のテストを実行する工程と、 上記プロセッサ部からの通常のメモリアクセスルートを
利用して、上記メモリの一部のテストを実行する工程と
を 有することを特徴とするメモリテスト方法。 ２、上記メモリの一部をテストする工程においては、上
記メモリを構成する各メモリ素子を少なくとも１回アク
セスし、かつ、アドレスバスおよびデータバスを活性化
する請求項１記載のメモリテスト方法。 ３、上記アドレスバスおよびデータバスの活性化は、上
記プロセッサ部から上記メモリへのアドレスルートおよ
びデータルートのすべてのビットを少なくとも１回、高
レベル値および低レベル値とする請求項３記載のメモリ
テスト方法。 ４、プロセッサ部およびテスト機能内蔵メモリを有する
情報処理システムのメモリテスト方法であって、 上記メモリに内蔵されたテスト機能によるテストと、上
記メモリの通常のライト／リード動作による限定したア
ドレスおよび限定したデータパターンのテストとを併用
することを特徴とするメモリテスト方法。 ５、テスト機能内蔵メモリ素子からなるメモリを、プロ
セッサからの制御に応じて制御するメモリ制御装置であ
って、 上記メモリ素子に内蔵されたテスト機能を制御するテス
ト機能制御手段と、 上記テスト機能によるテスト結果を判定する判定手段と
、 上記プロセッサから上記メモリをアクセスするためのメ
モリ制御手段と、 上記メモリのアドレスを保持するアドレスレジスタと、 上記メモリの書込みデータまたは読出しデータを保持す
るデータレジスタと、 上記プロセッサからの通常のメモリアクセスルートと上
記テスト機能制御手段からのメモリアクセスルートとを
切換えるルート切換手段と備えることを特徴とするメモ
リ制御装置。 ６、上記判定手段の判定結果に従って上記メモリの不良
アドレスを指示する不良アドレス指示手段をさらに備え
ることを特徴とする請求項６記載のメモリ制御装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63302395A JPH02255925A (ja) | 1988-11-30 | 1988-11-30 | メモリテスト方法および装置 |
| US07/439,838 US5109382A (en) | 1988-11-30 | 1989-11-21 | Method and apparatus for testing a memory |
| DE3938826A DE3938826A1 (de) | 1988-11-30 | 1989-11-23 | Verfahren und vorrichtung zum testen eines speichers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63302395A JPH02255925A (ja) | 1988-11-30 | 1988-11-30 | メモリテスト方法および装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02255925A true JPH02255925A (ja) | 1990-10-16 |
Family
ID=17908395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63302395A Pending JPH02255925A (ja) | 1988-11-30 | 1988-11-30 | メモリテスト方法および装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5109382A (ja) |
| JP (1) | JPH02255925A (ja) |
| DE (1) | DE3938826A1 (ja) |
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| EP0470030A3 (en) * | 1990-08-02 | 1993-04-21 | International Business Machines Corporation | Fast memory power-on diagnostics using direct memory addressing |
| JP3050326B2 (ja) * | 1990-11-30 | 2000-06-12 | 日本電気株式会社 | 半導体集積回路 |
| EP0533375A3 (en) * | 1991-09-18 | 1993-06-23 | Ncr International Inc. | Computer system having memory testing means |
| US5513190A (en) * | 1991-10-28 | 1996-04-30 | Sequoia Semiconductor, Inc. | Built-in self-test tri-state architecture |
| TW211094B (en) * | 1992-04-30 | 1993-08-11 | American Telephone & Telegraph | Built-in self-test network |
| JP3645578B2 (ja) * | 1992-09-17 | 2005-05-11 | テキサス インスツルメンツ インコーポレイテツド | スマート・メモリの組込み自己検査のための装置と方法 |
| FR2697663B1 (fr) * | 1992-10-30 | 1995-01-13 | Hewett Packard Cy | Circuit de test de mémoire. |
| US5519659A (en) * | 1993-10-01 | 1996-05-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having circuit for activating predetermined rows of memory cells upon detection of disturb refresh test |
| KR0141432B1 (ko) * | 1993-10-01 | 1998-07-15 | 기다오까 다까시 | 반도체 기억장치 |
| US5617531A (en) * | 1993-11-02 | 1997-04-01 | Motorola, Inc. | Data Processor having a built-in internal self test controller for testing a plurality of memories internal to the data processor |
| EP0817998A4 (en) * | 1995-03-31 | 1998-09-23 | Intel Corp | TESTING THE MEMORY IN A MULTI-PROCESSOR COMPUTER SYSTEM |
| SG89232A1 (en) * | 1996-05-14 | 2002-06-18 | Texas Instr Singapore Pte Ltd | A process of testing memory parts and equipment for conducting the testing |
| SG85066A1 (en) * | 1996-05-14 | 2001-12-19 | Texas Instr Singapore Pte Ltd | Test board and process of testing wide word memoryparts |
| US5754557A (en) * | 1996-10-10 | 1998-05-19 | Hewlett-Packard Co. | Method for refreshing a memory, controlled by a memory controller in a computer system, in a self-refresh mode while scanning the memory controller |
| US5910922A (en) * | 1997-08-05 | 1999-06-08 | Integrated Device Technology, Inc. | Method for testing data retention in a static random access memory using isolated Vcc supply |
Family Cites Families (8)
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|---|---|---|---|---|
| JPS58122700A (ja) * | 1982-01-15 | 1983-07-21 | Matsushita Electric Works Ltd | メモリチエツク回路 |
| EP0193210A3 (en) * | 1985-02-28 | 1988-12-14 | Nec Corporation | Semiconductor memory device with a built-in test circuit |
| JPS6267800A (ja) * | 1985-09-20 | 1987-03-27 | Hitachi Ltd | 半導体集積回路装置 |
| US4740971A (en) * | 1986-02-28 | 1988-04-26 | Advanced Micro Devices, Inc. | Tag buffer with testing capability |
| KR910001534B1 (ko) * | 1986-09-08 | 1991-03-15 | 가부시키가이샤 도시바 | 반도체기억장치 |
| JP2521774B2 (ja) * | 1987-10-02 | 1996-08-07 | 株式会社日立製作所 | メモリ内蔵型論理ｌｓｉ及びそのｌｓｉの試験方法 |
| FR2623652A1 (fr) * | 1987-11-20 | 1989-05-26 | Philips Nv | Unite de memoire statique a plusieurs modes de test et ordinateur muni de telles unites |
| US4903266A (en) * | 1988-04-29 | 1990-02-20 | International Business Machines Corporation | Memory self-test |
-
1988
- 1988-11-30 JP JP63302395A patent/JPH02255925A/ja active Pending
-
1989
- 1989-11-21 US US07/439,838 patent/US5109382A/en not_active Expired - Fee Related
- 1989-11-23 DE DE3938826A patent/DE3938826A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
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| DE3938826A1 (de) | 1990-05-31 |
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