JPH02155037A - デジタルコンピュータに於けるパイプライン化された処理ユニットの動作方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデジタルコンピュータに関し、更に詳細にはデ
ジタルプロセッサ用パイプラインＣＰＵに関係する。

汎用コンピュータは一つ以上の種々の所定のインストラ
クションを特定のシーフェンスで実行することによりデ
ータを処理する。計算機械の一つとしては、ハンドベル
トコンピュータがある。この機械において、所定のイン
ストラクション（インストラクションセット）は加算、
減算、乗算及び除算の算術操作のみを含む場合がある。

データ及びインストラクションの要求されるシーフェン
スは使用者毎にに入力され、算術計算の結果が得られる
。

コンビコータが所望の結果を得るために実行する一連の
インストラクションのセットはプログラムと呼ばれる。

大きなインストラクションセットをを有する汎用装置に
おいては、プログラムは極めて大きくなる場合がある。

コンピュータは使用者がインストラクションを入力する
のよりも速く、それらを処理するので、プログラムを電
子メモリー素子憶して、コンピュータが自動的にインス
トラクションを読み出して、最大速度で処理を実行する
のが好ましい。

近年の蓄積プログラムデータ処理システムはフォンノイ
マンモデルに基礎を置いている。このフォンノイマンコ
ンピュータの設計は３つのキーポイントに基礎を置いて
いる。

データ及びインストラクションが単一の読み出し−書き
込みメモリー内に記憶される。

このメモリーの内容は、データの形態に関係なく、その
位置に関してアドレス可能である。

一つのインストラクションから次のインストラクション
へ（あからさまに変更されることなく）順次実行される
。

フォンノイマンコンピュータの基本の回路は、大別して
二つの部分にわけることができる。即ち、メモリー及び
中央処理ユニッ）　（ＣＰＵ）である。

メモリーはコンピュータシステムのためのデータ及びイ
ンストラクションを保持する。ＣＰＵはシステムの頭脳
と考えることができる。このＣＰＵは順次記憶されたイ
ンストラクションを７エツチ及び実行する電子論理回路
を含む。

多くのデジタルコンピュータ内のデータは２進値の形態
で表される。メモリー内の各位置は２進値を記憶するこ
とができる（その最大サイズはコンピュータシステムの
形態に依存する）。ＣＰＵが実行するプログラム又は順
次インストラクションのセットは、メモリーの特定の領
域内に記憶ささる。インストラクションは、メモリーの
一箇所以上を占有することができる。各インストラクシ
ョンの最初の部分はＯＰコードと呼ばれる。このＯＰコ
ードは、それがインストラクションであることをＣＰＵ
に告げる唯−無二の２進値である。

多くのインストラクションはオペランド（処理されるべ
きデータ）又はオペランド特定子を含むことのできる別
の部分を有する。オペランド特定子は、インストラクシ
ョンが要求するオペランドを見出す場所をＣＰＵに伝え
る。これらのオペランドはメモリー内或いはＣＰＵ内部
の或る一次記憶位置内の何れかの存在することができる
。

一般に、ＣＰＵは次のオペレーションを達成してインス
トラクションを実行する。

１、インストラクションをメモリーからフェッチする。

２、フェッチされたインストラクションをデコードして
そのインストラクションをインタープリドする。

３、前記インストラクションによって要求されたオペラ
ンド（インストラクションが作用するデータ）をメモリ
ーからフェッチする。

４、インストラクションによって定義されるオペレーシ
ョンを実行する。

５、　前記オペレーションの結果を後で参照するために
メモリー内に記憶する。

ＣＰＵ内の（機能ユニットと呼ばれる）ハードウェアの
異なる組はこれらのオペレーションを実行する。ＣＰＵ
の機能ユニットは、種々のレジスタ（メモリー素子）及
び算術論理ユニット（ＡＬＵ）を通常含む。レジスタは
一次的に結果及びインストラクションオペランド（イン
ストラクションが操作するデータ）を−次的に記憶する
。

ＡＬＵは複合論理を使用して人力に現れるデータを処理
する。ＡＬＵの出力は、それに与えられた制御信号に依
存して、算術オペレーション或いは論理（シフティング
又はブーリアン）オペレーションを達成することにより
人力から得られる。

ＣＰＵ内の処理は、オペランドレジスタからのデータを
ＡＬＵを通して結果レジスタに伝えることにより行われ
る。データは、複雑なインストラクションに対して何度
もＡＬＵを通されることがある。

データは、共通バス（関連する信号を搬送する一組のワ
イヤー）を介してＣＰＵの基本素子間で転送される。デ
ータ転送は、現在処理されているインストラクションの
形態に依存し、中央制御装置によって開始される。ＣＰ
Ｕ制御装置は一連の制御信号をＣＰＵの種々のレジスタ
に送り、何時データを共通読み出しバス（ＡＬＵの入力
に向かう）に置くか及び共通書き込みバス（ＡＬＵから
導かれる）からデータを取り出すかを告げる。

ＣＰＵ制御装置は、ＡＬＵにどのオペレーションが入力
から出力へのデータに作用するかを告げる。

この様にして、ＣＰＵの制御装置は、メインメモリーか
らインストラクションをフェッチすることから始め、デ
ータをＡＬＵ及び種々の一次記憶レジスタ間で転送し、
そして処理されたデータバックをメインメモリに書き込
む一連のデータ転送を開始するができる。

制御装置の種々の実行形態は二つの大きなカテゴリー、
ハードワイア化及びマイクロプログラム化にある。ハー
ドワイヤ制御装置は組み合わせ論理及びいくつかのレジ
スタを使用して、一連の制御信号を生成する。これら制
御信号は、丁度フェッチされたインストラクションの形
態及び前のインストラクションの実行結果に依存する。

マイクロプログラム制御装置は、同じ機能を、ＲＯＭ或
いはＲＡＭ制御状態マシンを使用して、前の状態及びイ
ンストラクション人力から制御信号を生成する。

ハードワイヤ制御装置は特定のインストラクションセッ
トに対して調整され、その制御装置を実働するために使
用される論理手段は、インストラクションセットの複雑
性が増大した時により複雑になる。マイクロプログラム
化制御がより汎用的な装置であるのは、ハードウェア論
理手段を変更することなく、制御記憶の内容の変化をマ
イクロインストラクションの流れを変化するのに使用で
きる点にある。ハードウェア制御装置は高速であるので
、マイクロプログラミング制御装置はより柔軟性を与え
且つ実行を容易にする。

マイクロプログラムされた制御装置を最も簡単に実行す
るためには、各ＣＰＵインストラクションは制御記憶内
に記憶されたマイクロフローに応答する。ここで使用さ
れている様に、マイクロフローはマイクロプログラムサ
ブルーチンと呼ばれる。マイクロインストラクションの
各ビット或いは制御信号は制御信号のレベルに対応する
。一連のこの様なマイクロインイストラクションを順番
に並べると、一連の制御信号が生成される。マイクロプ
ログラム制御装置においては、各ＣＰＵインストラクシ
ョンが少なくとも一つのマイクロ−フロー（これは、小
さな一サイクルＣＰＵインストラクション用のただ一つ
のマイクロインストラクション長であり得る）を呼び出
して、ＡＬＵオペレーション及びＣＰＵ内部バス上のデ
ータ転送を制御する制御信号を生成する。

コンピュータはしばしば、ＣＰＵがサポートするインス
トラクションセットに基づいて、複合インストラクショ
ンセラ）・コンピュータ（ＣＩＳＣ）及び減少インスト
ラクションセットコンピュータ（ＲＩＳＣ）に分類され
る。Ｃｌ５Ｃは共通、して大きく変化の富んだインスト
ラクションを有する大きなインストラクションセットを
有し、ＲＩＳＣは典型的には単純なインストラクション
の比較的小さなセットを有する。ＲＩＳＣＣＰＵは数個
の単純なインストラクションを有しているので、そ−れ
らは高速ハードウェア制御装置を使用できる。

Ｃｌ５ＣＣＰＵは通常、実行が容易なためマイクロイン
ストラクション化制御装置を使用する。

いくつかのＣＰＵは複数の制御装置、ハードワイヤ及び
マイクロプログラム方式を使用してＣＰＵの種々のサブ
セクションを制御ことかできる。

或るマシンオペレーションは前のマシンオペレーション
の達成に依存するので、機能ユニットはインストラクシ
ョンに順々に作用する。結果として、単純なコンピュー
タ構造において、各機能ユニットはインストラクション
実行の期間の一部の間でのみで使用される。

７オンノイマンマシンの反復するフェッチ及び実行形態
は、多くの方法で改良され、より高速のコンピュータが
製造されている。この様なアーキテクチャ上の改良の一
つはバイブラインとして知られている。バイブラインは
、ＣＰＵ内の種々のインストラクションの実行をオーバ
ーラッピング（１列）することによってＣＰＵの機能を
かなり増大する。

バイブラインアーキテクチャにおいて、異なる機能ユニ
ットは異なるインストラクションを同時に処理する。

パイプラインＣＰＵの一例は　５ｕｄｈｉｎｄｒａ　Ｎ
。

Ｍｉｓｈｒａ　ｉｎ　”Ｔｈｅ　ＶＡＸ　８８００　Ｍ
ｉｃｒｏａｒｃｈｉｔｅｃｔｕｒｅ。

Ｄｉｇｉｔａｌ　Ｔｅｃｈｎｉｃａｌ　Ｊｏｕｒｎａｌ
、　　Ｆｅｂ、　１９８７．　Ｐｐ。

２０−３３゜ パイプライン処理は、多くのアイテムのアッセンブリが
同時に生じるが、常に各アイテムはアッセンブリプロセ
スの異なるステージにあるというアッセンブリラインに
似ている。パイプラインは種々のインストラクションを
オーバーラツプして実行することを可能にするが、各イ
ンストラクションの有効な実行速度（即ち、スループッ
ト）を増大する。

各機能ユニットは一度に一つだけのインストラクション
を扱うことができるので、全ての機能ユニットは、それ
らが同期して処理するインストラクションを進める必要
がある。アッセンブリラインの類推とは異なるが、パイ
プラインコンピュータ内の機能ユニットは、処理するイ
ンストラクションに依存して異なる時間を必要とする場
合がある。機能ユニットの一つが長時間を要して特定の
インストラクション上の機能を達成する場合、パイプラ
イン内を流れる全ての機能ユニットが、それが終了する
まで待って、その後各インストラクションを前進させる
。これはバンプライン停止（ストール）をもたらす。パ
イプライン停止はまた、特定のインストラクションが前
のインストラクションの結果を必要とする場合にも生じ
る。この結果を必要とするインストラクションは、オペ
ランドフェッチユニットから始まり、パイプラインを通
過し且つ（停止したインストラクションが要求する）オ
ペランドを生成するために前のインストラクションを待
機するパイプラインを停止する場合がある。

停止はパイプラインにバブルを導入する。バブルは、よ
り前方のパイプラインステージからのデータの欠落のた
めに有効な仕事を達成することの出来ないパイプライン
内のステージを表す。バブルがパイプラインを通して通
過すると、このバブルは対応する機能ユニットをアイド
ル状態にする。

実際上、パイプラインバブルは有用な仕事を妨げる可能
性を有し、より低いスループットを結果する。この発明
はバブルを圧縮するＣＰＵパイプライン実現を扱う。

公知のＲＩＳＣシステムに於いて、多くのインストラク
ションは等しい時間間隔で異なるＣＰＵ機能ユニットを
使用する。ＲＩＳＣ内のパイプラインは、上述した様に
、ＣＰＵインストラクションの実行をオーバーラツプす
ることにより達成することが出来る。他方、幾つかのＣ
ｌ５Ｃインストラクシヨンは、他のＣｌ５Ｃインストラ
クシヨンが比較的単純であり、より短い実行時間を必要
とするのにも関わらず、長い実行時間を必要とする極め
て複雑なものであることがある。種々のＣｌ５Ｃインス
トラクシヨン間での機能ユニット利用に於ける不均衡は
Ｃｌ５Ｃパイプラインをしばしば且つ比較的長時間に渡
って停止においやることになる。このために、Ｃｌ５Ｃ
ＣＰＵインイストラクションのパイプラインはより困難
である。

種々のＣｌ５Ｃインストラクシヨンは異なるサイズのマ
イクロフローを有することがある。各マイクロインスト
ラクションは一サイクルに種々の機能ユニットの全ての
要素に対して制御信号を与える。或るＣｌ５Ｃマシンに
おいては、マイクロインストラクションが、（ＲＩＳＣ
マシンにおいて共通になされる様に）ＣＰＵインストラ
クションの代わりにパイプライン化される。これは、各
マイクロインストラクションの実行時間が同じであるの
で、停止を減少する。マイクロインストラクションパイ
プラインにおいて、各ステージはステージの機能ユニッ
トに対応するマイクロインストラクション内の数個のビ
ットを使用する。各機能ユニットが一サイクルの間その
活動を制御するマイクロインストラクションを使用した
後、各ユニットはこのマイクロインストラクションを次
のサイクルにパイプライン内の次の機能ユニットへ転送
する。第１の機能ユニットは新たなマイクロインストラ
クションを有する。この様にして、パイブラインの基本
的な原理−一種々の機能ユニットを並列に利用するため
のオーバーラツプしたインストラクションの実行−一が
実現される。マイクロインストラクションパイプライン
であっても、バブルをさけることはできない。この発明
はいかなる種類のインストラクションバンプラインに於
けるバブル圧縮のための手段を与える。

最もパイプライン化されたプロセッサの制御を支配する
基礎法則は、ハイプラインの全ての機能ステージが同時
にその状態を次の機能ステージに進ませる。これは、各
機能ユニットがその処理状態を次のユニットへ転送し、
新たな状態を前のユニットから受は取るために必要であ
る。従って、従前の設計においては、バブルがパイプラ
インステージに導入される場合、全ステージが同時に前
進する時に、バブルは各連続するバイブラインステージ
通して伝播する。従って、オーバーライドしたりバブル
を圧縮することは、システムのスルーブツトを最適にす
るのに好適である。

本発明はデジタルコンピュータＣＰＵのパイプラインス
テージに於ける進んだバブル圧縮を可能とする。バブル
とは、より前方のパイプラインステージからのデータの
欠損のために有用な仕事を達成することのできないパイ
プライン内のステージを表している。特定のパイプライ
ンステージが停止すると、このステージを既に通過した
ＣＰＵインストラクションは、順方向に進み続け、空ス
テージ即ちバブルを置き去りにする。これらの空きステ
ージは、停止のため、処理するための新たなインストラ
クションを有さない。

−度バプルがハイプラインに導入されると、停止しない
と、全てのステージが同時に進行するので、バブルは伝
播される。従前の設計だと、停止が生じると、停止した
ステージの前の全てのステージが停止し、この領域にあ
るバブルがそこに留まる。本発明は、バブルが停止した
ステージの前に検出された場合、停止したステージの前
のステージが動くことを可能にすることにより、停止し
たステージの前のバブルが充填されることを可能にする
。

或る実施態様において、本発明は、バブル発生後のステ
ージの一つが停止した場合、そのバブルより両方のパイ
プライン・ステージの前進を制御することにより実現さ
れている。これは、各ステージに於けるバブル及び停止
の検出、それらの相対位置の比較及び各パイプラインス
テージの条件的な前進を含む。

ＣＰＵ 第１図を参照する。本発明の特徴を使用するＣＰＵ即ち
中央処理装置１０が示されている。好ましい実施例にお
いては、ＣＰＵ　１０は単一の集積回路として作製され
るが、このＣＰＵは一組の集積回路であってもよいし、
一つ以上の回路基板上に設けられた標準論理回路或いは
ゲートアレイにより実現される。本発明はいかなるパイ
プライン化ＣＰＵにおいても使用可能であるが、ここで
挙げられる例はＶＡＸインストラクションセットを実行
し、本出願人によって以前売られたＶＡＸコンピュータ
のアーキテクチャに適合されている。

図示された実施例においては、ＣＰＵｌ０はシステムデ
ータバス１１、例えば６４ビツト双方向バス及び２７ビ
ツトシステムアドレスバス１２及びシステム制御バス１
３に接続されている。これらノハス１１．１２及び１３
はシステムメモリー１５に接続されてる。このメモリー
は詳細には図示されていないが通常キャッシュ及びキャ
ッシュ制御器を含む。このバスは文種々の■／○装置に
アクセスする。

内部構造に於いて、ＣＰＵｌ０は、実行のための機械レ
ベルのインストラクションをデコードする機能を有する
インストラクションユニット２０（ｒＩ氷ボツクスと呼
ばれる）を有し、更にインストラクションのデータ取り
扱い部分の実行を行う実行ユニット２１（ｒＥボックス
」と呼ばれる）を有する。ＣＰＵｌ０はマイクロコード
化された形態を有し、ＲＯＭ　（或いはＥＰＲＯＭ等）
から或る制御記憶２２を採用する。この制御記憶は、例
えばＩＫ又は２にのマイクロインストラクションを含み
、各ワードはこの本実施例においては５０ビット長幅を
有する。制御記憶はマイクロシ−クエンサ２３によって
アドレスされる。このシークエッサは、入力点アドレス
或いは１１ビツトデイスパツチバス２５によってインス
トラクションユニット２０から受信されるタスク指名ア
ドレスに基づいて、制御記憶２２０１１ビットアドレス
人力２４上に一連のマイクロアドレスを発生する。制御
記憶２２からの出力はマイクロインストラクションバス
２６である。本発明においては、５０ビツト幅である。

バス２６の１６ビツト幅はマイクロシークエンサ２３の
入力２７に戻されて接続され、或る人力口に続く或るシ
ーフェンスでマイクロインストラクションのアドレスを
与え、且つマイクロ記憶アドレッシングの制御を与える
。

マイクロインストラクション出力２６の残りの３４ビツ
トは、実行ユニット２１及びＣＰＵの他の部分に対する
制御人力２８として使用される。

ＣＰＵｌ０は仮想アドレッシングを使用し、メモリー管
理ユニッ）３０（Ｍボックスとも呼ばれる）が採用され
て仮想アドレスを物理アドレスに翻訳する。このユニッ
トは又インストラクションユニット２０に対するインス
トラクションフェッチを調停する。メモリー管理ユニッ
トは、他の信号と共にマイクロインストラクションバス
からの３４ビツト人力２８によって制御される。ユニッ
ト３０は出力３２を介して３０ビット内部アドレスバス
３１に接続され、且つメモリー管理ユニットからアドレ
スレジスタを゛読み取るために３２ビツトＡＬＵ　　Ａ
ＡＢｕｓ３３によって実行ユニット２１に接続される。

メモリー管理ユニット３０と実行ユニットの間の他の接
続は、３２ビツトＡＬＵ出力バス３４及び３２ビット書
き込みデータバス３５を含む。これらバス３３．３４及
び３５の部分は実行ユニット２１の内部接続に関連して
説明される。ユニット３０は、メモリー動作及びワード
長を決めるために、実行ユニットからライン３６を介し
て制御ビットを受信する。ライン３６上のこれらの制御
ビットはインストラクションユニット２０内で発生し、
制御バス３８の部分として実行ユニット２１に結合され
る。メモリー管理ユニット３０は実行ユニット２１と共
にマイクロテストと定義される制御信号を発生する。

これは３ビツトバス３９を介してマイクロシークエンサ
２３の人力に接続される。この制御信号実行ユニット２
１又はメモリー管理ユニット３０内の事象によって定義
されるマイクロインストラクション分岐に対するための
条件データである。

ＣＰＵｌ０は一次キャッシュ４０（ｒＰキャッシュ」と
も呼ばれる）を含む。これは、実施例においては、２に
バイト高速スビー）ＲＡＭであり、最も最近使用された
データ（インストラクション或いは通常のデータ）を含
む。キャッシュ４０は３０ピット内部アドレスバス３１
及び３２ビツト内部データバス４１に接続される。内部
データバス４１はまたメモリ管理ユニット３０によって
フェッチされたインストラクションをインストラクショ
ンユニット２０によって運び、又実行ユニット２１間で
転送されるオペランドを運ぶ。

バスインターフェースユニット４２は、ＣＰＵ１０及び
システムバス１１．１２及び１３間での接続を、内部命
令バス及びタロツク及び他の制御ビットに基づいて制御
或いは調停する。

インストラクションストリーム内に含まれる即値オペラ
ンド或いはアドレスはバス４１によってインストラクシ
ョンユニット２０にロードされる。

これらのオペランド特定子は３２ビツトバス４３によっ
てレジスタにロードするために実行ユニット２１に転送
される。

クロック発生器４４は、４つの位相出力（φ１からφ４
）を生成する。これらは４つの位相Ｐ１、Ｐ２、Ｐ３及
びＰ４からなるマシンサイクルを形成する。−例として
は、クロック速度は２５ＭＨｚテアリ、４０ｎｓのマシ
ンサイクルを形成する。

実行ユニット 第２図を参照する。実行ユニット２１がより詳細に示さ
れる。このユニットは３２ピツ）ＡＬＵ４５を含む。こ
れは、ＡＡＢｕｓ３３から３２ビツト幅の八人力及びＡ
ＢＢｕｓ　４６から３２ビツト幅のＢ入力を有する。Ａ
ＬＵ４５は加算、減算、ＯＲ等のＣＰＵのインストラク
ションセットをサポートするのに必要とされ、バス２８
から現在使用されるマイクロインストラクションのフィ
ールドによって定義されるオペレーションを達成する。

ＡＬＵの出力は常に結果バス４７、従って書き込みバス
３５へ向かう。結果バスに対するデータの二つだけのソ
ースはＡＬＵ及びバレルシフター４８である。このシフ
ター４８は６４ビツト入力の３２ビット出カシフタ−ユ
ニットであり、インストラクションセットのシフトオペ
レーションを実行する。零から３２ビツト右シフト及び
零から３２ビツト左シフトが、バス２８を介して送られ
るマイクロインストラクション内のフィールドの制御の
下で、達成される。結果バス４７上のデータはバイパス
に対するＡＡＢｕ　ｓ　３３或いはＡＢＢｕｓ　４６或
いは書き込みバス３５へ、メモリー管理ユニット３０へ
行＜ＡＬＵ出力バス３４へと共にロードされる。

書き込みバス３５はレジスタファイル５０に書き込みが
できる。このファイルは４１個の３２ビツトレジスタの
組であり、１５個の汎用目的レジスタ、１８個のｍ−レ
ジスタ及び８個のメモリーデータレジスタから或る。こ
れらのレジスタは、現在使用されるオペランド及びアド
レスを含む。

レジスタファイル間での書き込み及び読み出しは、現在
マイクロインストラクションのフィールド制御の下で行
われる。レジスタファイルの出力のみが３２−ビット出
力５１及び５２によってＡＢＢｕｓ３３或いはＡＢＢｕ
ｓ４６へ送られる。内部データバス４１は回転子５３を
介してマイクロインストラクションにより定義されたレ
ジスタファイルの或るレジスタへ書き込むことができる
。内部データバスはまたレジスタファイルをバイパスし
入力５４を介してＡ　Ａ　Ｂ　ｕ　ｓ及びＡＢＢｕｓに
直接書き込まれる。これは、内部データバスからのデー
タがレジスタファイルに書き込まれ、且つ同じサイクル
でＡＬＵ人力として使用される時に行われる。

シフトカウントレジスタ５５はシフター４８に対するシ
フトカウントを与え、サイクルをカウントする様機能す
る（乗算或いは除算と有用である）。

このカウンタ５５は３２ビツトシフトレジスタであり、
書き込みデータバス３５からロードでき、マイクロイン
ストラクション制御下でＡＡＢｕｓ或いはＡＢＢｕ　ｓ
ヘロードされる。

内部アダーを含む３２ビットプログラムカウンタ即ちＰ
Ｃ５６はレジスタセットの部分でもある。

ＰＣ５６は実行されるインストラクションのアドレスを
含む。インストラクション（ＯＰコード、オペランド特
定子、及び特定子拡張を含む）がインストラクションユ
ニット２０内で分析される時、ＰＣ５６は更新されて、
バス３８上のインストラクションユニットからのデルタ
ＰＣビットによってアドレスを追跡する。プログラムカ
ウンタ５６の出力５７はＡ　Ａ　Ｂ　ｕ　ｓへ送られ、
ここからアドレスがＡＬＵ４５を通過する。通常はバス
３４を介してメモリー管理ユニット３０へ送られる。

ポピユレーションカウンタと呼ばれるカウンタ回路５８
は、ＡＢＢｕ　ｓ　４６から人力５９を受信しＡＡＢｕ
ｓ　３３へ出力６０を送り出す。この回路の機能はＡＢ
Ｂｕ　ｓへロードされる２進ワード内にセットされるビ
ットセットの数をカウントし、且つビットのこのカウン
トに等しい２進値を生成する。ポピユレーションカウン
タ５８はセーブマスク内のビット数値（各々のセットビ
ットが退避されることを必要とするレジスタに対応する
２進ワード）をカウントするのに使用され、その２進値
が使用される場所を決め、手順ＣＡＬＬ、　ＲＢＴｔｌ
ＲＮ、Ｐｕ５ｈ−Ｒ［ＥＧＩＳＴＥＲ，又はＰｏｐ−Ｒ
ｅｇ　１ｓｔｅに退避されるべきレジスタファイル５０
又はレジスタセットからのレジスタの数を決める。

プロセッサー状態レジスタ６１は又実行ユニット２１の
レジスタの組内に含まれる。この状態レジスタは、キャ
リー、オーバーフロー、ゼロ及ヒ負の様なＡＬＵ状態ビ
ットを、割り込み優先レベル、トレースベンディング等
の種々の他の状態ビットを含む。状態レジスタはマイク
ロインストラクション制御下でＡＡＢｕ　ｓ　３３上で
読み出され、上書き込みバス３５を介して、書き込まれ
る。

定数発生器６２は出力６３及び６４を介してＡＡＢｕｓ
又はＡＢＢｕ　ｓヘローディングするための定数を発生
する。マイクロインストラクションは、バス２８のフィ
ールド内に８ビツト定数（マイクロインストラクション
直定数）を含むことができる。そしてこのバイトは定数
発生器６２によって、現在マイクロインストラクション
の別の２ビツトフイールドによって決められる３２ビツ
トワ一ド幅の４バイト位置のいずれかの位置でＡＢＢｕ
ｓヘロードされる。また、定数発生器はライン３８上の
データ長ＤＬ制御ビットの値に応答して、１．２．４又
は８の定数を発生することができる。この定数は扱われ
るオペランド内のバイトの数を表しており、出力６４を
介してＡＢＢｕｓ４６ヘロードされる。この定数発生器
はまた符号拡張データ用シフターと共に使用される。

回転子５３は実行ユニット２１及び内部データバス４１
間のＩ１０インターフェースであり、レジスタ或いは実
行ユニットのバスにロードされたデータをロングワード
の境界上に揃え、又は実行ユニット２１からメモリーに
行くデータを意図されたバイト位置まで再記憶する機能
を有する。アドレスの二つの最小有効ビット及びデータ
長（バス３８上のＤＬ制御ビット）は回転子５３によっ
て使用されて、これらの変換が行われる。

マイクロシークエンサ 第３図を参照する。マイクロシークエンサ２３がより詳
細に示されている。マイクロシークエンサは、１１ビツ
トアドレスを全てのマシンサイクルで制御記憶２２に送
り、次のサイクルの開始の始めに、制御記憶２２は５０
ビツトラツチ出力をバス２６に生成する。この内の１６
ビツトはバス２７によってアドレス及び制御のためにマ
イクロシークエンサにフィードバックされる。これら１
６ビツトは、制御情報と共に次のマイクロインストラク
ション用アドレスを含む。第４図はバス２７上の１６ビ
ツトデータのフォーマットを示す。

ここでは、アドレス及び制御情報の二つの形態がジャン
プ及び分岐として示される。ジャンプは１１ビツトジヤ
ンプアドレスビツト０から１０゜３ピツ）　ｍ　ｕ　ｘ
制御フィールドピッ）　１２−１４を含む。ここで、ビ
ット１５はジャンプに対しては常に「０」である（そし
て、分岐に対しては常に「１」である）。分岐フォーマ
ットは７ビツトオフセツトビツト０−６、及び４ビット
分岐条件選択子フィールドを含む。

ｍｕｘ制御フィールドは第３図のマイクロシークエンサ
２０内で使用され、多数の人力から一つのマイクロアド
レス出カフ１を生成する。マルチプレクサ７０への一つ
の入カフ２はバス２７からのジャンプアドレスフィール
ドビット０−１０であり、もちろん他の入力はインスト
ラクションユニット２０からのタスク指名アドレス２５
である。

出力２６上のマイクロインストラクションがルーチン或
いはマイクロフローの少なくとも一方で有る場合、「デ
コーダ次」出力が発生され■ボックス２０に、新たなタ
スク指名を生成させる。

マルチプレクサ７０への第３の入力はレジスタスタック
７５からの出カフ４　（スタック読み出しバス）である
。マイクロコードスタック７５は後入れ先だしスタック
であり、バス２４上に現れ従ってこのスタック用の人力
書き込みバス７６に現れる１１ビツトアドレスの８まで
記憶する。スタックポインタ７７はＴＯ３即ちスタック
の頂部を指し示す。そして、このポインタは、ＰＵＳＨ
或いはＰＯＰスタックオペレーションのために、バス２
７上の制御情報のピッ）１１−１５からの制御によって
増分或いは減分される。バス２７は、バス７８を介して
スタック制御デコーダ７９に接続されている。ＣＡＬＬ
がデコードされると、人カフ６上の１１ビツトアドレス
はスタック７５へＰＵＳＨされる。ＲＥＴＵＲＮがデコ
ードされると、ＴＯ５がマルチプレクサ７０に対する入
力として選択され、スタックがポインタ７７を減分する
ことによりＰＯＰされる。

マイクロアドレスサイロ８０が別の入力８１をマルチプ
レクサ７０に与える。このサイロは３つのレジスタを有
しており、アドレスバス２４からの３つの最後に使用さ
れた１１ビツトアドレスを入力８２を介して記憶する。

このサイロは、停止或いはトラップが信号される場合を
除いて、各マシンサイクル毎にクロックが進まされるシ
フトレジスタとして構成される。前記信号が発生される
場合は、サイロ内の前記３つのアドレスがトラップが終
了するまで退避され、その時前記最後の３つのアドレス
が回復マイクロルーチンヘジャンブすることにより使用
できる。この回復マイクロルーチンはバス７８を介する
マルチプレクサに対する特定のコードによってサイロ人
力８１を使用する。

マルチプレクサ７０に対する別の入力はトラップ制御ア
ドレス発生器８４からの出力８３である。

トラップマイクロルーチンの多数の異なる形態、従って
これらのマイクロルーチンを記憶するためのアドレスが
利用可能である。

バス７８上のビット１５が「１」の時特定される分岐ア
ドレスは、マイクロプログラムカウンタ８５内にアッセ
ンブルされた３つの部分からなっている。１１ビツト分
岐アドレスのビット７−１０は呼び出しマイクロインス
トラクション（即ち、カウンタ８５内に現在既にあるマ
イクロインストラクション）からコピーされ、そしてビ
ット０及び４−６は、人カフ２によってマイクロインス
トラクションからコピーされる。ビット１−３は、入カ
フ２上のマイクロインストラクションの、ゲート８６を
介しての論理ＯＲ及び３ビツトマイクロテストバス３９
の内容である。即ち、「分岐」タイプマイクロインスト
ラクション（マイクロ分岐）はマイクロテスト制御論理
８７によってマイクロインストラクションバス２８上で
検出される。

マイクロ分岐インストラクション検出の際、制御論理８
７はマイクロテストバス３９上に有る条件をＯＲゲート
８６へ進め、同時に、ＭＵＸ制御論理８８は同様にマイ
クロインストラクションバス２７上のマイクロ分岐を検
出し、マイクロプログ５ムｊｙウンタ８５に分岐行き先
アドレスを計算させる。これは、マイクロ分岐バス１７
３上の条件の論理和及びマルチプレクサ７ｏへの人力と
して与えられるマイクロ分岐インストラクションから選
択されたビットに基づいて行われる。

第４図にはマイクロインストラクションワードのフォー
マットが同様に示されている。特に、制御記憶の出力に
於けるバス２８上に現れる３４ビツト部分が示されてい
る。マイクロインストラクションの４つの一般形態が使
用され、それらはＢａ５ｉｃ、　Ｃｏｎ５ｔａｎｔＳＳ
ｈｉｆｔ及び５ｐｅｃｉａｌと呼ばれる。

これら各々に対して、ビット１６−３３は同じであり、
実行ユニット内のＡＡｂｕｓ３３のソースを選択する６
ビツトｒＡ」フィールド（ビット１６−２２）及び行き
先即ち、レジスタファイル５０内の或るレジスタ様な、
書き込みバスが書き込まれる場所を選択するｒ　Ｗ　Ｊ
フィールド（ピッ）２８−３３）を含む。ビット２７は
プロセッサ状態レジスタ６１に対する条件コード制御で
ある。

種雉フィールドビット２２−２６がデコードされて、達
成される特定のオペレーションを決める。

Ｂａ５ｉｃ、　５ｈｉｆｔ、　５ｐｅｃｉａｌのタイプ
は全て、ＡＡＢｕｓ４６上のデータソース即ちＡＬＵＢ
人力を選するｒＢＪフィールド（ビット３４−３７）を
有する。５ｈｉｆｔタイプはシフター４８内で達成され
るべきシフト機能及びシフト値（ゼロから３２ビツトの
ビット数）を決めるフィールド（ピッ）３８−４６）を
有している。マイクロインストラクションフォーマット
のＣｏｎ５ｔａｎｔタイプは、マイクロインストラクシ
ョン直定数オペレーション用の、ＡＡＢｕ　ｓへ定数発
生器６２を介してロードされる定数（ピッ）３４−４１
）及び定数位置を決めるだめの位置フィールド（ビット
４２−４３）を含む。ＡＬＵによ、って達成されるべき
機能（例えば、加算、減算、Ｐａ５ｓ等）はビット４４
−４８のＢａ５ｉｃフオーマツト又はビット４４−４６
のＣｏｎ５ｔａｎｔフオーマツトによって決められる。

Ｂａ５ｉｃのビット３８はデータワード長制御であ゛す
、ビット３９−４３はメモリー要求機能を決める。

インストラクションユニット 第５図において、インストラクションユニット２０の内
部構造が示されている。インストラクションは内部デー
タバス４１からブリフェッチキュー９０ヘロードされる
。このブリフェッチキューは４つの３２ビツトのロング
ワード（４つの４バイトインストラクシヨン及びオペラ
ンドワード）を保持する一組の高速レジスタとして構成
されたＦＩＦＯである。インストラクションが、１或い
は２バイトのＯＰコードに続く可変数のすベランド及び
特定子を有する可変長であり、ワードの境界上で整列し
ない場合があるので、ブリフェッチキュー９０は、直ち
にアクセスされるべき次のインストラクション又はオペ
ランドの解析及びデコードを開始するの必要とされるそ
の情報を許容するよう働く。このブリフェッチキューは
１マシンサイクル内で２０ングワードまでシフトアップ
することかできる。インストラクションストリームデー
タは、キューが充填されない時は何時でもブリフェッチ
キュー９０の人力に入力される。他のシステムプロセス
はデータバスを要求しない。ブリフェッチマルチプレク
サ９１は４ビツトアドレス情報をブリフェッチポインタ
９２から受け、出力９３にブリフェッチキュー９０から
６バイトを生成する。この６バイトはＯＰコードから始
まる次の６有効バイトを表す。このＯＰコードはロング
ワード境界上にないかもしれない。出力９３はＯＰコー
ドバイト９３ａ１特定子バイト９３ｂ及びマルチプレク
サ９１によってキュー９０から選択され、キューのバイ
ト位置の何れかにおいて始まる特定子拡張フィールドの
４パイ）９３ｃを含む。これら６バイトの二つは一組み
のデコーダ或いはＯＰコードデコーダ９４を含む一組の
ＰＬＡ及び特定子デコーダ９５に供給ささる。

出力９３ａ上のＯＰコードに基づいて、デコーダ９４は
出力９６上にアクセスタイプのデータ長制御ビットの数
種の組み（ＡＴ／ＤＬ制御と呼ばれる）を生成する。各
オペランドに対する一つの組みがこのインストラクショ
ンに使用される。マルチプレクサ９７はこの出力９６を
受信し、決められたようにして各オペランドに対して一
つの組みを選択する。マルチプレクサ９７の出力はラッ
チ９８に保持され、それから実行ユニット２１へ行く制
御バス３８のＡＴ／ＤＬ部分が得られる。

タスク指名マルチプレクサ１００は、′マイクロシーク
エンサ２３に送られるべきタスク指定アドレスがインス
トラクションデコーダ９４からの実行タスク指定、特定
子バイトデコーダ９５からの特定子、停止タスク指定の
いずれであるかを選択する。

停止タスク指名は、ブリフェッチキュー９０内に実行或
いは特定子タスク指名を決めるために十分なバイトがな
い場合発生される。この停止タスク指名はタスク指名ア
ドレスをマイクロシークエンサ２３に単に強制的に送っ
て、マイクロインストラクションをアドレスする。この
マイクロインストラクションは■ボックスに戻る「デコ
ーダ次」要求を発生するだけであり、従って、何も行わ
ないサイクルが導入されて、■ボックスがブリフェッチ
キューを充填することが許容される。このマルチプレク
サ１００からの１１ビツトアドレス出力はタスク指名ア
ドレスラッチ１０１にラッチされ、サイロイングのため
に利用可能となる。キュー９０からの出力９３ｃ上の４
バイトまでの特定子拡張データはラッチ１０２に与えら
れる。このラッチから、特定子拡張データは、存在する
特定の拡張データの符号を拡張し且つ正しく評価するフ
ォーマツタ１０３を通過し、このデータが３２ビツトバ
ス４３によって実行ユニット２１に接続され別のラッチ
１（１４に通過される。

また、■ボックスはラッチ１０５内にデルタＰＣ値を生
成する。Ｅボックスプログラムカウンタ５６が現在処理
されているＯＰコード及び特定子内のバイトの数に基づ
いている次のＯＰコード又は特定子を指定するよう、プ
ログラムカウンタ５６が増分されるべき量をデルタＰＣ
値は表す。

ラッチ１０５内のデルタＰＣ値はＰ　Ｌ　Ａによって変
化され、次にラッチ１０６にロードされ、バス３８を介
してＥボックスによって使用されるために次のマシンサ
イクルにおいて利用可能となる。

更に、■ボックスはラッチ１０７内の４ビツトＲＮフイ
ールドを生成する。ラッチ１０７は現レジスタ又は実行
マイクロフローに対して使用されるべきレジスタファイ
ル５０内の１６の汎用目的レジスタの一つを特定する。

このＲＮフィールドは、特定子のレジスタフィールドか
ら導かれる。

更に、３ビツトＳＮフイールドがラッチ１０８内で作り
出され、現特定子フローの結果を記憶するのに使用され
るべきレジスタファイル５０内のメモリーデータレジス
タを特定する。ラッチ１０８内の値はＰ　Ｌ　Ａ、内で
変換され、バス３８を介して第３のサイクル内でＥボッ
クスによる使用のために準備される。第２のサイクルで
、ラッチ１０９ヘロードされる。

メモリー管理ユニット メモリー管理ユニット３０が第６図に詳細に示される。

インストラクション又はデータの読み出し又は書き込み
の為のアドレスは３２ビツト仮想アドレスバス１１１上
に現れる。この仮想アドレスは翻訳バッファー１１０内
で使用され、内部ア７　）’　Ｌ／　スバス３１へ行く
バス３２上に現れる物理的即ち現実のアドレスを発生す
る。仮想アドレスは実行ユニット２１内のＡＬＵ４５の
出力に発生され、Ａ　Ｌ　Ｕ出力バスによって仮想アド
レスバス１１０へ与えられる。仮想アドレスは、或いは
３つのレジスタから出力１１２を介してバス１１０ヘロ
ードする場合がある。この３つのレジスタとは仮想アド
レスレジスタ　（ＶＡ）１１３、仮想アドレス−次レジ
スタ（ＶＡＰ）１１４、及び仮想インストラクションバ
ッファーアドレス（ＶＩＢＡ）レジスタ１１５である。

この３つのレジスタ１１３．１１４及び１１５は、メイ
ンデータバス及び実行ユニット２１のＡＬＵを使用する
ことなく、多くのアドレスが発生されることを可能とす
る。これらレジスタの各々は、マイクロインストラクシ
ョンのＷ及びＡフィールドの制御下で、入力１１６を介
して書き込みバス３５から書き込みでき、出力１１７及
びＡＡＢｕｓ３３を介して読み出しできる。ＶＡレジス
タ１１３は、書き込み操作のためのアドレスを与え、全
てのメモリー要求に対するバス１１０から仮想アドレス
をラッチする。それでもしメモリー管理例外が生じると
、マイクロインストラクションはＶＡレジスタ１１３内
の誤りアドレスを常にアクセスできる。ＶＡＰレジスタ
１１４が常にＶＡババス１０をプラス４にラッチする。

それで、次のシーフェンスのロングワードのアドレスを
含む。このＶＡＰレジスタはマイクロインストラクショ
ンによって使用され、複数のロングワードをアクセスし
、また整列されないメモリーリファレンス、即ち完遂さ
れる第２のリファレンスを要求するメモリーリファレン
スの第２のロングワードをアクセスする。マイクロイン
ストラクションが、プログラムカウンタ５６のフラッシ
ュ及びロードを達成するときは何時でも、ＶＩＢＡレジ
スタ１１５はロードされる。ＶＩＢＡレジスタは次にメ
モリーからインストラクションストリームデータのロン
グワードをブリフェッチするのに使用され、プリフェッ
チキュー９０を満たし、全インストラクションストリー
ムロングワードの後に４だけ増分される。インクリメン
タ−はレジスタ１１４及び１１５を４だけ増分する機能
を有する。

番羽訳バッファー１１１は、６４のロケーション（記憶
位置）を有する。各ロケーションは最新の連続する翻訳
のタグをこのタグのページテーブルエン）ＩＪ（ＰＴＥ
）と共に含む。翻訳バッファーによってバス１１０から
受信される各仮想アドレスのページアドレス（ピッ）９
−３１）は全ての６４エントリの２３ビツトタグと比較
される。

致する場合、一致したタグに対応するＰＴＥはバス１１
９（２１ビツト）上の出力である。仮想アドレスバス１
１０のより低い３０ビツトがバス１２０上に現れる。こ
のバスからビット０−８がライン１２１を介して内部ア
ドレスバス３２に直接前わり、ページ内のバイトアドレ
スを構成する。

ＶＡババス１０からの２１ビット９−２９は、バス１２
０を介してのマルチプレクサ１２２への一方の入力であ
る。翻訳バッファーからのＰＴＥはバス１１９を介して
の別の人力である。それで、内部アドレスバス３１ヘバ
ス３２を介して加えられるアドレスのより上方の２１ピ
ツ）９分は従ってＶＡババスら直接或いはバッファー１
１１及びＰＴＥを介して翻訳されて得られる。従って、
マイクロインストラクション制御によって、内部アドレ
スバス３１に加えられるアドレスはＶＡババス１０から
直接得られるか又は翻訳バッファー１１１を使用する翻
訳アドレスである。

ＶＡババス　１０上のアドレスのページはバッファー１
１１内の６４個のタグ内に無く、翻訳アドレスが特定さ
れる場合、誤り条件：ＴＢ誤りが発生される。マイクロ
シークエンサ２３は、メモリー１５或いはキャッシュ内
にオペ−レーティングシステムによって維持されるテー
ブル内でページアドレスがルップアップされることを可
能にするルーチンに対する開始アドレスを生成する。も
ちろん、これは達成される多数のマイクロインストラク
ションサイクルを必要とする。

主キャッシュ 第７図を参照する。主キャシュ即ちＰキャッシュ４０が
より詳細に示される。このキャッシュは２にバイト高速
メモＩＪ　−１３０を含む。この高速メモリーは内部ア
ドレスバス３１によってアドレスされ、内部データバス
４１間での読み出し書き込みをを行う。このメモ！ｌ−
１３０は各行に於ける４つの４倍ワードＱＷＯＳＱＷＩ
、ＱＷ２及びＱＷ４及び４つの対応するタグＴａｇＯ１
Ｔａｇ１、Ｔａｇ２、Ｔａｇ３を有する（各４倍ワード
に対して一つのタグが対応する）６４行として構成され
ている。行デコーダ１３２は内部アドレスバス３１から
ライン１３３上の６つのビット３−８に基づいて６４の
内の１つを選択する。

選択された行はデータに対する列デコーダ１３４及びダ
グに対する行デコーダ１３５にロードされる。ここで、
４の１選択はＩＡババス１からライン１３６上に二つの
ビット９−１０に基づいて成される。この方法により、
一つのダグ（２０ビツト）及び４倍ワード（６４ピッド
或いは８バイト）はＰキャッシュ内のデータ及びタグＩ
／○バス１３７及び１３８に於いて選択される。

データバス１３７はセンスアンプ１３９によってよまれ
るか、書き込みアンプ１４０によって書き込まれる。別
の２の１選択はＩＡババス１からライン１４１上のビッ
ト２に基づいてなされる。その結果、選択された３２ビ
ット即ち４つのバイトは、タグヒツトが有る場合、内部
バス４１間でロード或いは転送が行われる。キャシュメ
モＩＪ　−１３０内の選択ロケーションから読み出され
たタグは、ライン１４４を介する■Δババス１からの１
８ビット１１−２８とコンパレータ１４３で比較される
。全てのビットが同じで有る場合、ヒツトがライン１４
５上に発せられる。このライン１４５から、ミス（ｍｉ
ｓｓ）論理１４６はＰキャツシュヒツト出力をライン１
４７上に生成する。

これは、ライン１４９を介しての内部アドレスバス３１
のビット２９が、Ｉ１０リファレンスがキャッシュされ
ず、リファレンスがＩ１０スペースに対応することを示
さない場合に行われる。書き込みアンプ１５０は、キャ
ッシュ１３０が充填される時、タグをロードするために
タグＩ／○バス１３８のために設けられている。

バスインターフェース 第８図を参照する。バスインターフェースユニット４２
は内部”ｒドレスバス３１上の３０ビツト物理アドレス
に基づく２７ビツトシステムアドレスバス１２を駆動す
る。このビット数の違いは、バス３１上３０ビツトアド
レスはバイトアドレスであり、バス１２上の２７ビツト
が４倍７−ド（８バイト）に対して整列せれており、シ
ステムバス１１の４倍ワード（６４ビツト）に対応させ
るためによる。この変換を許容し、且つ整列された又は
整列されていない種々のデータ長を許容するために、制
御バス１３は８ビツトバイトフイールドを含む。これは
、８つの可能なバイト位置の各々に対して１ビツトを含
む。バスインターフェース内の制御器１５５は、メモリ
ー管理ユニット内で発生される内部４ビツトバイトマス
クに基づいてシステム制御バスに与えられる８ビツトバ
イトマスクを含んでおり、ライン１５６によってバスイ
ンターフェースに接続される。バスインターフェース内
の制御器１５５はシステム制御バスに与えられる８ビツ
トバイトマスクを発生する。この８ビツトバイトマスク
は、メモリー管理ユニット内で生成され且つライン１５
６によってバスインターフェースに接続される内部４ビ
ツトバイトマスクに基づいている。メモリー管理ユニッ
トはライン３６上のデータ長ＤＬ制御ビットを、バス３
８を介してｒボックス２０内のＯＦコード及びオペラン
ド特定子のデコードに使用する。もちろん、バス３１上
のアドレスのより低いビット〇−２は開始バイトアドレ
スを決める。この方法において、変換が３２ビット内部
データバス４１及び６４ビツトシステムデ一タバス間及
び３０ビット内部アドレスバス及び２７ビツトシステム
アドシレスバスとの間でなされる。

システムコントロールバス１３は４ビツトコマンドを含
む。このコマンドはバスインターフェースユニット４２
の制御器１５５によって制御され又は受信される。この
バスコマンドは、いかなるオペレーションがシステムバ
ス上で起こるかをを決める。即ちメモリー１５からのＣ
ＰＵｌ０読み出しインストラクションストリーム４倍ワ
ード、ＣＰ［Ｊ１０読み出し８．データストリーム４倍
ワード、メモリー１０へのＣＰＵｌ０書き込み等を決め
る。

この４ビツトコマンドは、制御バス１３の別のラインで
あるアドレスストローブと共に発生される。

このバス１３はＲｅａｄｙ、Ｒｅａｄ、ＤＭＡ要求、割
り込み、）（ａ　ｉ　ｔ、及びコプロセッサ制御も含む
。これらは、完全なシステムを実行するために必要とな
ることがある。

データ及びアドレス及びバスコマンドは、入力ラッチ１
５８及びデコアル出力ラッチ１５９によって入出力され
る。これらラッチの各々は６４ビツトデータレジスタ１
６０．２７ビツトアドレスレジスタ１６１、及びバスコ
マンドレジスタ１６２を含む。この様にして、入力ラッ
チ１５８は−サイクルでバス１１から６４ビット４倍ワ
ードを受信し、二つの３２ビツトロングワードを二サイ
クルで内部バス４１に転送する。同様にして、各出力ラ
ッチ１５９はニサイクルで二つの３２ビツトロングワー
ドをロードできる。次に６４ビット４倍ワードが一サイ
クルでシステムバス１１に転送することができる。二つ
の同じ出力ラッチを有うすることの理由は、ＣＰＵがメ
モリーに書き込む速度を上昇することにある。バス１１
への出力ラッチの転送は、第３のサイクルまで（バス４
１から両出力ラッチへのロードが完了した後）生じない
からである。二つの出力ラッチを有すると、第１のラッ
チがシテスムデータバス１１へ転送されている間に、第
２のラッチがロードできる。

メモリーリードトランザクションは、内部命令バス１２
５がメモリー読み出しを指示した時にバスインターフェ
ースユニット４２によって実行される。メモリ管理ユニ
ッ）３０から信号され、このメモリー管理ユニットが内
部アドレスバス３１上に送られる物理アドレスによって
特定されるデータを要求する時前記トランザクションが
発生する。このアドレスが一次キャッシュ４０タグ記憶
内に見出される場合、キャッシュ４０はデータを内部デ
ータバス４１に送る。意図された受信器（Ｉボックス或
いはＥボックス）はデータバス４１からのデータをラッ
チする。タグが一次キャッシュのタグコンパレータ１４
３にない場合、ライン１４７上にタグヒット信号は発生
せず、ライン１２５上の読み出しコマンド及びバス３１
上の物理アドレスは出力ラッチ１５９にロードされる。

制御器１１５は、システムバスが次の数サイクルで利用
可能な場合はいつでも処理を開始し、この読み出し要求
をサービスする。要求データが人力ラッチ１５８に受信
されてラッチされるまでに、Ｍボックス３０からの別の
コマンドはサービスされない。このユニット４２は人力
ラッチからのデータをバス４１上、従って、意図された
行き先、エボックス、Ｅボックス或いはＰボックスへ送
る。

例えば、−次キャッシュがなくデ・−夕がメインメモリ
１５からフェッチされねばならない場合は、読み出しト
ランザクションは、ＣＰＵパイプラインが停止している
間６マシンサイクルを必要とする場合がある。メモリー
書き込みシーフェンスはＭボックスによって内部コマン
ドバス１２５上！、：発生される書き込みコマンドから
始まる。この始まりの際、Ｍボックスは内部バイトマス
クをライン１５６上に送る。キャッシュ４０が「通し書
き込み」タイプであるので、全てのメモリー書き込みは
キャッシュ内で「試みられ」そしてメインメモリ内で実
行される。従って、書き込みコマンドが内部コマンドバ
ス１２５上にあると、Ｐキャッシュ４０はバス３１上の
アドレスをそのダク配列と比較する。リファレンスがヒ
ツトすると、ＩＤバス４１上のデータはメモリー３０内
に書き込まれる。タグ比較がないと、ＩＡババス１、Ｉ
Ｄバス４１、内部コ”７ンドバス１２５及びバイトマス
ク上のデータは全てロード出力ラッチにロードされ、外
部書き込みコマンドシーフェンスがメインメモリ　（及
びもし使用さるならバックアップキャッシュ）に書き込
まれるようにされる。

パイプライン 第１図及び第８図のＣＰＵは高度にパイプラインイ化さ
れており、インストラクションの実行における事象は多
くのマシンサイクルに渡って、広がる。多くのインスト
ラクションの部分の実行はオーバーラツプ、即ち同時に
おこる。ＣＰＵは第９図に一般的に示される様に５つの
セグメントからなるパイプラインを使用している。ここ
で、インストラクション１１はその実行をサイクル１間
のセグメントＳ１で開始し、サイクル５におけるセグメ
ントＳ５まで続く。インストラクションＩ２はサイクル
２内のセグメントＳ１で実行され（その時、インストラ
クション１１はセグメントｓ２にある）、サイクル６の
セグメントＳ５まで続く。サイクル５以降に於いて、バ
イブラインの５つのセグメント内で並列に実行される５
つの異なるインストラクションが存在する。もちろん、
第９図は理想状態であり、全てのインストラクションが
正確に５つのセグメントで実行されると仮定されている
。そして、停止或いは例外もない。

この理想状態においては、平均実行速度は−マシンサイ
クル当たり一インストラクンヨンである。

第１図から第８図のＣＰＵ内のバイブラインの５つのセ
グメントで生じる５つの事象は、最も完全に第１０図に
示されている。第１に、第１１図を参照すると、ＣＰ　
Ｕ　１０はタロツク発生器４４によってクロックされ、
同じ長さの４つ位相Ｐ１、Ｐ２、Ｐ３、Ｐ４を各マシン
サイクルで与えることが分かる。これらクロック位相は
、具体的な実施例において、ＣＰＵｌ０を構成するため
に使用されるＣＭＯ３回路を駆動するのに使用される。

第１０図のセグメント１において、インストラクション
ユニット２０が、位相２１間でプリフェッチキ：Ｌ−９
０に存在する正しいインストラクション及びオペランド
特定子を有すると、この情報はＰ２及びＰ３の間デコー
ダ９４及び９５内でデコードされ、タスク指名マルチプ
レクサ１００の出力がＰ４で利用可能であり、ラッチ１
０２にタスク指定アドレスがロードされる。ラッチ１０
２にＰ４において解析された（Ｐａｒｓｅｄ）特定子拡
張を有する。これは、インストラクションストリームの
データ部分である。

セグメント２に於いて、タスク指名アドレスはＰｌの間
バス上に送られ、そして制御記憶２２はＰ２及びＰ３の
間アクセスされる。マイクロインストラクションはこの
セグメントのＰ４の聞出力２６において利用可能であり
、次のサイクルのＰｌに於いて実行ユニットの制御要素
の第１のレベルをロードするのに準備されている。また
、このセグメント２において、特定子拡張が少しでもあ
れば、フォーマツタ１０３を通してラッチ１０２からラ
ッチ１（１４へ行く再にフォーマットされる。Ｓｎ及び
Ｒｎのようなデータが計算されラッチされる。ＡＴ／Ｄ
Ｌ情報がラッチされる。

そして、このデータ及び制御情報は、次のサイクルの始
めにバス３８を介して実行ユニット２１に対して利用可
能となる。

Ｃ５Ｏセグメントと呼ばれるバイブラインのセグメント
３に於いて、実行ユニット２１は、種々のレジスタ又は
バスにアクセスして、ＡＡＢｕｓ３３及びＡＢＢｕｓ４
６上にオペ−ｌノートされるべきデータを置く。これは
、３４ビツトＣ８Ｏラツチ１６５で利用可能なバス２８
を介してロードされたマイクロインストラクションのＡ
及びＢの制御フィールドに基づいて行われる。レジスタ
ファイル５０、内部データバス４１、中間データバス４
３は、レジスタセットの残りと同様、このセグメント内
のＡＡＢｕｓ及びＡＢｂｕｓにロードされるべきオペラ
ンド対する全ソースである。前記レジスタセットはプロ
グラムカウンタ５６、メモリー管理ユニット３０におけ
るアドレスレジスタ１１３．１１４及び１１５を含む。

これらの全てがこのサイクルにおけるＰ４での読み出し
に対して利用できる様設定されている。また、実行ユニ
ットはこのセグメントのＰｌの間バス３８上の制御ビッ
トを受は入れる。

Ｃ３Ｉセグメンと呼ばれるセグメント４において、マイ
クロインストラクションのＡＬＵ機能部分によって特定
されるオペレーションは、第４図に見られる様、それが
Ｂａ５ｉｃ或いはＣｏｎ５ｔａｎｔタイプである場合、
Ａ　Ｌ　（、Ｊ　４５で達成され、マイクロインストラ
クションが５ｈｉｆｔである場合、マイクロインストラ
クションのシフト機能及びシフト値フィールドによって
特定されるオペレーションがシフター４８内で達成され
る。制御記憶２２が全サイクル中において新たなマイク
ロインストラクションを生成するので、セグメント３で
使用されたのと同じマイクロインストラクションを最後
のサイクルから記憶することが必要である。このために
、制御記憶から利用可能なマイクロインストラクション
出力２８がＣ８Ｏラツチ１６５内でラッチされ、このラ
ッチの出力はセグメント３内で達成されるオペレーショ
ンに使用され、第３図に示されるように別の３４ビツト
Ｃ３Ｉラツチ１６６内にサイクルの最後においてラッチ
される。

従って、マイクロインストラクションはセグメント４内
における拡張ユニットに対して利用可能である。再び、
ラッチ１６６の出力はセグメント４の終わり　（このイ
ンストラクションに対する４番目のクロックサイクル）
でセグメント５で使用するため同様のＣ３２ラツチ１６
７に記憶される。

メモリー配列ユニツ）　（ＭＭＵ）３０のオペレーショ
ンは拡張ユニット２１のパイプラインセグントに対して
並列的に処理される。バス２８からのインストラクショ
ンは、第６図に示される異なるＣ３Ｏラツチ１６８内に
セグメント３でラッチされ、セグメント４内で別のＣ８
１ラツチ１６９内にラッチされる。それで、第４図にに
示されるマイクロインストラクションメモリー要求フィ
ールドが必要な時利用可能である。セグメント４のマシ
ンサイクルのＰ２の間、ユニット３０は、バスが要求さ
れている場合、要求をバスインターフェースユニット　
（ＢＩＵ）４２に送ル。ユニット３０はＣ８１ラツチ１
６９におけるマイクロインストラクションによって決め
られるアドレスソースを、ＡＬＵ出力バス３４、ＶＡレ
ジスタ１１３等のソースから決定する。仮想アドレスバ
ス１１０はＰ４の間利用可能な選択されたアドレスを有
し、翻訳バッファー１１１はタグルックアップを作る。

セグメント４の終わりに、マイクロインストラクション
はＣ３Ｉラッチ１６９からマルチプレクサ１７１を通し
てＣ３２ラツチ１７０へ故障或いは例外による遅延が導
入されない場合転送される。

セグメント５において、書き込みバス３５は実行ユニッ
ト２１内のＡＬＵ或いはシフタ４８出力によって駆動さ
れ、Ｃ５２ラツチ１６７内のマイクロインストラクショ
ンのＷフィールドによって決められる行き先を書き込む
。可能性のある行き先はレジスタフィールド５０内の選
択されたレジスタ又はレジスタセットの選択されたレジ
スタ、回転子５３を介しての内部データバス４１、バイ
パスに対するＡＡＢｕｓ或いはＡＢＢｕｓ、又はメモリ
ー管理機能ユニット内の仮想アドレスバス１１０を含む
。セグメント５のＰＩの間、メモリー管理ユニット３０
内において、ＰＴＥは、翻訳バッファー１１１が一致を
見出した時、バス１１９へ読み出されバス３２を介して
内部アドレスバス３１上に送られる。−次キャッシュ４
０内の行デコーダがＰ２の間ｌＡ３１から°ｒアドレス
受信し、Ｐ２の終了によってデータ及びタグをアクセス
する。次に、タグコンパレータ１４３が２３におけるタ
グ比較を行う。一致する場合であり、書き込みが行われ
ている場合、データはＰ３の終わりに内部バス４１上で
利用可能であり、それが書き込みの場合、キャッシュメ
モＩＪ　−１３０に書き込まれる。タグが一致しない場
合、失敗がライン１４７上にＰ３で信号される。メモリ
ー管理ユニットにおいて、翻訳バッファー１１１はタグ
一致を検出しない場合、例外がセグメント５のＰ２によ
って決定され、物理アドレスを発生するためのページ数
をルックアップするためのルーチンが実行されるよう信
号される。

バブル生成及び圧縮 上述されたＣＰＵハイブライン内におけるバブル圧縮は
第１０図のハイブラインのセグメント１及びセグメント
２で達成される。

ブリフエツチキ５−９０が空きである時は常に、セグメ
ント１は有効なタスク指名アドレスをマイクロシークエ
ンサ２３に送ることが出来ない。その替わり停止タスク
指名を送る。停止タスク指名はエンド７０−マイクロイ
ンストラクションを製造する制御記憶２２内の特別のア
ドレスである。

このエンドフローインストラクションは、第３図に示さ
れる様にデコーダ次ライン上に信号を発生することによ
り、新たなタスク指名をマイクロシークエンサ２３に要
求させる。これは、セグメント１に別のサイクルを与え
て、新たなタスク指名アドレスを生成する効果を有する
。

セグメント１が第５図のタスク指名マルチプレクサ１０
０を介して停止タスク指名を発生するときは何時でも、
ラッチ１０１．１０２．１０５．１０７及び１０８に送
られる解析及びデコードされたＣＰＵインストラクショ
ン情報或いはセグメント２は有効でない。本発明による
と、これらラッチ１０１．１０２．１０５．１０７及び
１０８は、セグメント１がマルチプレクサ１００で停止
タスク指名を発生する時は常にセットされるオーバーラ
イドフラグを有する。このオーバーライドフラグは、ラ
ッチが有用でない情報（バブル）を含み、従って何時で
も重ね書きできることを指示する。

表１　（第１２図）はバブルがどの様にして生成される
かそしてそれらバブルが、どの様にして本発明に従って
バブルを圧縮しないマイクロプログラムＣＰ　ｔＪのパ
イプラインを介して伝播するかの例を示す。ラッチ１０
１．１０２等のラッチに対するオーバライドフラグは存
在しないと仮定している。

第３図及び表１　（第１２図）を参照する。サイクル０
において、マイクロシークエンサ２３はエンドフローマ
イクロインストラクションをアドレスする。これは、第
３図のマイクロシークエンサ２３が、デコーダ次ライン
上に信号を発生して、■ボックスセグメント１から新た
なマイクロフロータスク指名アドレスを得るようにさせ
る。ラッチ１０２は現在マイクロワードＢで始まるマイ
クロフローのタスク指名アドレスを含む。このサイクル
において、セグメント１は新たな行き先アドレスを発生
するための十分なデータを有さず、従って、停止タスク
指名を発生する。

サイクル１に於いて、テコーダ次ラインでの信号発生は
、ラッチ１０２．１０５．１０７及び１０８を更新させ
、実行ユニット及びメモリー管理ユニットがパイプライ
ンに先立ってラッチ１６５及び１６８においてデータを
更新させる。

マイクロシークエンサ２３はサイクル０間でラッチ１０
１に記憶されるタスク指名アドレスを使用して、マイク
ロワードＢをフェッチする。セグメント１は新たなタス
ク指名アドレスをあたえることがでのないので、ラッチ
１０１は今停止タスク指名をホールドする。このステー
ジにおいて、ラッチ１０１そして実質上セグメント２は
バブルを含む。セグメント１は新たなタスク指名アドレ
スを与えるためには未だ準備がされていない。

サイクル２に於いて、マイクロシークエンサ２３はその
マイクロフローを続け、制御記憶２２から次のマイクロ
インストラクションをフェッチする。これにより、第２
のインストラクションユニットセグメント２が停止され
る。このサイクルにおいて、セグメント１はマイクロワ
ードＱで開始するマイクロフローに対する新たなタスク
指名アドレスを発生する。

サイクル３において、マイクロシークエンサ２３はマイ
クロフローの次のインストラクションをフェッチし、セ
グメント２の停止を続行する。

セグメント１は同様に停止される。これは、セグメント
はラッチ１０１．１０２．１０５等に対する状態を進ま
せることが出来ないためである。セグメント１はマイク
ロワードＱに対するアドレスを生成し続ける。

サイクル４に於いて、マイクロシークエンサ２３はマイ
クロフローの終わりに到達し、新たなマイクロフロータ
スク指名アドレスを、デコード次ライン上に信号を発生
することにより、要求する。セグメント１及びセグメン
ト２は停止続ける。

サイクル５に於いて、マイクロシークエンサ２３は、ラ
ッチ１０２から停止タスク指名（バブル）を得る。これ
により、マイクロシークエンサ２３に他のエンドフロー
インストラクションをフェッチさせ、デコーダ次ライン
上に信号を発生し続ける。ラッチ１０５は、セグメント
１からのマイクロワードａから始まるマイクロフローの
タスク指名アドレスをロードする。セグメント１はマイ
クロワードＴで始まるマイクロフローに対する新たなタ
スク指名アドレスを発生する。

サイクル６において、マイクロシークエンサ２３はラッ
チ１０１からタスク指名アドレス（マイクロワードＱに
対するアドレス）を得る。このラッチはセグメント１か
ら新たなタスク指名アドレス（マイクロワードＴに対す
るアドレス）を得る。セグメント１はマイクロワードＹ
から始まるマイクロフローに対する新たなタスク指名ア
ドレスを生成する。この様にして、第１のパイプつイン
停止によって生成されるバブルがパイプラインセグメン
トを介して伝達する。

表２（第１３図）は、本発明に従ってパイプライン化さ
れ、マイクロプログラミングされたＣＰＵのデコーダ次
及びオーバーライドフラグ信号を使用してどの様にして
バブルが生成されかつ圧縮されるかを示している。

サイクル０．１及び２は表１のものと本質的に同じであ
る。ラッチ１０２．１０５．１０７．１０８がサイクル
１及びサイクル２内で停止タスク指名を含む時に、オー
バーライドフラグがセットされる。これはセグメント１
を、これらラッチがバブルを含み且つ、パイプラインが
停止されるかどうかに関わらず、次のサイクルの間重ね
書きされる。

サイクル３に於いて、マイクロシークエンサ２３はマイ
クロフローの次のインストラクションをフェッチし、セ
グメント２の停止を続ける。しかしながら、ラッチ１０
１．１０２．１０５．１０７及び１０８内のラッチはセ
ットされたので、これらのラッチはマイクロコマンドＱ
からスタートするマイクロフロー用データをセグメント
１からロードし、これらのラッチ内のバブルの重ね書き
及び圧縮を結果する。同時に、セグメント１はマイクロ
ワードＴから始まるマイクロフロー用新たなタスク指名
を生成する。

サーイクル４において、マイクロシークエンサ２３はマ
イクロフローの終了に到達し、デコーダ次ライン上に信
号を発生することにより新たなマイクロフロータスク指
名アドレスを要求する。サイクル３に於けるラッチ１０
２等の重ね書きのために、マイクロコマンド２３は今、
バブル圧縮が行われなかった場合に結果された停止タス
ク指名の替わりに有効なタスク指名アドレスを得る。

サイクル５において、マイクロシークエンサ２３はラッ
チ１０２からタスク指名アドレス（マイクロワードＱ用
アドレス）を得る。このラッチは新たなタスク指名アド
レスを得、表１のサイクル６に於ける用な新たなタスク
指名アドレスを生成する。

この様にして、バブル圧縮サイクル及び救助は、パイプ
ラインＣＰＵ内のより大きいインストラクションスルー
プットを達成する。

本発明は特定の実施例を参照して記述されたが、この記
述は限定的な意味で使用されることを意味しない。開示
された実施例の種々の変形例は、本発明の別の実施例と
同様に当業者には明らかであろう。従って、特許請求の
範囲は、この様な本発明の真の精神に合致するいかなる
実施例或いは実施態様を包含するものと意図されている
。

【図面の簡単な説明】

第１図は本発明の一実施例に従う中央処理ユニットを含
むコンピュータシステムのブロック図、第２図は第１図
のＣＰＵの拡張ユニットのブロック図、 第３図は第１図のＣＰＵのマイクロプロセッサのブロッ
ク図、 第４図は第３図の中央記憶内に含まれるマイクロインス
トラクションのフォーマット図、第５図は第１図のＣＰ
Ｕのインストラクションユニットのブロック図、 第６図は第１図のＣＰＵのメモリー管理ユニットの回路
図、 第７図は第１図のＣＰＵの主キャッシュ即ちＰキュッシ
ュの回路図、 第８図は第１図のＣＰＵのバスインターフェースユニッ
トのブロック図、 第９図は連続するマシンサイクルで第１図のパイプライ
ン化されたＣＰＵｌ０で発生する事象を示すタイミング
図、 第１０図は第１図から第８図のＣＰＵでのインストラク
ションの実行を詳細に示す事象と時間との関係を示す図
、 第１１図は第１図のＣＰＵに於けるクロック発生器によ
り生成される４つの位相出力クロックのタイミング図、 第１２図はバブル生成及びバブル伝播の様子を説明する
ための表図、 第１３図はバブル生成及びバブル圧縮の様子を説明する
だめの表図。 （方式） 平成 年 １．１１．１６ でで月　　　　　日 ＼ 九二１

Claims (14)

【特許請求の範囲】
1. （１）デジタルコンピュータに於けるパイプライン化さ
   れた処理ユニットを操作する方法であって、前記処理ユ
   ニットがデータを処理するための少なくとも第１のパイ
   プラインセグメンント及び第２のパイプラインセグメン
   トを有しており、前記第２パイプラインセグメントの前
   記パイプライン上流に於いて前記第１のパイプラインセ
   グメントがデータを処理し、前記データの処理が、前記
   第１のパイプラインセグメント内にバブルを発生する停
   止条件を発生することがあり、この方法が、 ａ）第１のパイプラインセグメント内でバブルを検出し
   、 ｂ）その後、前記第２のパイプラインセグメント内の停
   止条件を検出し、 ｃ）前記第１のパイプラインセグメント内のバブルを重
   ね書きして、前記バブルを圧縮する工程からなることを
   特徴とする方法。
2. （２）前記第１のパイプラインセグメントはインストラ
   クションをデコードするオペレーション及び前記インス
   トラクションに基づく制御データを生成するオペレーシ
   ョンを達成することを特徴とする請求項１記載の方法。
3. （３）前記第２のパイプラインセグメントが、前記第１
   のパイプラインセグメント内でのインストラクションの
   デコーディングに応答して制御ビットの組みを発生する
   オペレーションを達成する請求項２記載の方法。
4. （４）前記第１のセグメント中の前記バブルが或る条件
   を含み、これにより前記制御データが無効になり、重ね
   書きできるようになる請求項３記載の方法。
5. （５）前記プロセッサーが第３のパイプラインセグメン
   トを含み、このセグメントに於けるオペランドはレジス
   タファイルからフェッチされ、或るオペレーションが前
   記オペランド上で達成され、結果が前記レジスタファイ
   ルに記憶されることを特徴とする請求項４記載の方法。
6. （６）前記制御データは前記レジスタファイル内のレジ
   スタの識別を含むことを特徴とする請求項５記載の方法
   。
7. （７）前記プロセッサは、マイクロプログラム化されて
   おり、前記第２のパイプラインセグメントはマイクロイ
   ンストラクション記憶から前記制御ビットの組みをフェ
   ッチすることを含むことを特徴とする請求項６記載の方
   法。
8. （８）（ａ）複数の連続するオペレーティングステージ
   であり、各ステージは、或るオペレーションを一組みの
   データ或いは前のステージから受信された制御を達成し
   、一組みのデータ或いは制御の出力を次のステージに送
   るか、さもなければ停止を導入し、これによって、オペ
   レーションは達成されず且つデータ或いは制御が後のス
   テージに通過されず、少なくとも前記ステージの一つが
   その代わりに後のステージに通過されるべきデータ或い
   は制御の非操作的セットを導入するオペレーティングス
   テージ、 （ｂ）前記ステージの何れもが停止を導入しない時、前
   記ステージの全てに於いて同時に前記データ又は制御の
   組を前進し、前記或る与えられたステージが停止を導入
   する時、前記ステージの内の或る与えられたステージよ
   りも下流側のステージに於いて前記データ又は制御の組
   を前進するための手段、 （ｃ）非操作的なデータ又は制御の組を前記ステージの
   少なくとも一つに重ね書きするための手段から構成され
   るプロセッサ。
9. （９）前記オペレーティングステージが、インストラク
   ションをデコードし且つ下流側のステージで使用するた
   めの制御データを生成するするための第１のステージを
   含むことを特徴とする請求項８記載のプロセッサ。
10. （１０）前記オペレーティングステージが、前記デコー
    ドされたインストラクションに応答して制御ビットの組
    みを発生するための第２ステージを含むことを特徴とす
    る請求項９記載のプロセッサ。
11. （１１）前記プロセッサーがマイクロコード化されてお
    り、前記第２のステージがマイクロコード記憶から前記
    制御ビットの組をフェッチすることを特徴とする請求項
    １０記載のプロセッサ。
12. （１２）前記データ又は制御の組は一時的にラッチに記
    憶され、前記重ね書きのための手段は前記ラッチを重ね
    書きすることを特徴とする請求項９記載のプロセッサ。
13. （１３）前記ステージは、レジスタファイル内のレジス
    タからオペランドをフェッチするための第３のステージ
    を含むことを特徴とする請求項８記載のプロセッサ。
14. （１４）データ及び制御の組が前記レジスタの識別を含
    むことを特徴とする請求項１３記載のプロセッサ。