JPS61234436A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデータ処理装置の制御装置に関し、特にマイク
ロプログラムにより制御される制御装置に関するもので
ある。

従来の技術 従来のマイクロプログラム制御装置としては例えば、並
列制御計算機（加藤満左夫、オーム社、Ｐ２６〜３０）
に示されている。

第３図はこの従来の制御装置ｔマイクロプログラム制御
方式で構成した構成図である。１は命令キュー（ＩＱ）
、２は命令レジスタ（ＩＲ）、３は命令解読器（ＭＡ）
、ａは制御記憶アドレスレジスタ（ＣＭＡＲ）、６は制
御記憶（ＣＭ）、ｅはマイクロ命令レジスタ（ＭＩＲ）
、７はマイクロ命令デコーダ（ＤＥＣ）、８は待合せ回
路（ＷＡＩＴ）である。

以上のように構成された従来の先行制御方式におけるマ
イクロプログラム制御装置においては、命令キュー１に
解読処理すべき対象となる命令が十分光てんされている
時、命令解読過程、制御記憶読み出し過程、マイクロ命
令解読過程、およびマイクロ命令実行過程はオーバラッ
プして処理することが可能となり高速処理速度を実現す
ることができる。

発明が解決しようとする問題点 しかしながら上記のような構成では命令キュー１が、命
令解読実行の最中に、空になった場合、つまり命令レジ
スタ２に、命令を送出した時、命令キュー１が空になっ
た時、命令キュー１に次の命令が用意されるまで、マイ
クロプログラム制御装置全体の動作を停止させる必要が
ある。第３図において命令キュー１より待合せ回路８に
送出される空信号（ＩＱＥＰ）は、命令キューが空であ
る時に出力される。またマイクロ命令デコーダ７より、
待合せ回路８に送出される信号（ＮＩ　）は、マイクロ
命令の実行による次の命令の、命令レジスタ２へのロー
ド要求信号である。待合せ回路８は、このロード信号（
ＮＩ）、空信号（ＩＱＥＰ）が発せられた時、各処理ス
テージに対して待合せ信号（ＷＡＩＴ）を送出する。

第４図はこの様子を示したタイミングチャートである。

第４図において、Ｉｎはｎ番目の命令、”　ｎ＋１はｎ
＋１番目の命令を、ＡｎＡＨ＋　１は、”ｎ　ｌ　工ｎ
＋１に対応する制御記憶アドレスレジスタの内容を、ま
たＵｎ、Ｕｎ＋１．Ｕｎ−１，Ａｎ、Ａｎ＋１．Ａｎ、
に対応するマイクロ命令レジスタの内容を、Ｅｎ　’　
Ｅｎ＋１はＵｎ。

Ｕｎ＋１に対するマイクロ命令デコーダの各出力を示し
ている。

第４図は先行制御を矛盾なく成立させるため、各ステー
ジの運転の基本となるマイクロサイクルを単位として待
合せサイクル（ＷＡＩＴ　　サイクル）、を挿入するメ
カニズムを示している。

また第６図は、第４図の待合せサイクルを挿入するかわ
りに、マイクロサイクルの時間を基本クロックの延長に
より、先行制御の矛盾をなくすメカニズムを示している
。（第６図では、基本クロックをφ１．φ２としている
。） この従来の構成は、先行制御のため、ｎ＋１番目の命令
が命令レジスタ２に、命令キュー１より供給されない限
り、ｎ番目の命令の実行処理が完了しない。即ち、第４
図、第６図でＵｎ、Ｅｎを起動することができないとい
う問題点を有していた。

本発明はかかる点に鑑み、先行制御において、先行制御
のための事象が成立しない場合においても、マイクロプ
ログラム制御装置全体を停止させることなく、各パイプ
ライン段ステージを、段階的に停止させることにより先
行制御に伴う制御シーケンスの矛盾（（ｎ＋１）番目の
命令が用意されないと、ｎｉ目の命令の実行が完了しな
い。）の発生しないマイクロプログラム制御装置を提供
すること全目的とする。

問題点を解決するための手段 本発明は、機械語命令を格納する命令キューと、この命
令キューの出力を格納する命令レジスタと、この命令レ
ジスタの出力を入力とする機械語命令解読器と、この解
読器の出力を格納する制御記憶アドレスレジスタと、こ
のアドレスレジスタの出力を入力とするマイクロプログ
ラムを格納する制御記憶と、この制御記憶の出力全格納
するマイクロ命令レジスタと、このマイクロ命令レジス
タの出力を入力するマイクロ命令デコーダと、このマイ
クロ命令デコーダより送出される、命令キューから命令
レジスタに対する格納信号および命令キューより送出さ
れる命令キューの空状態を表示する空信号とを入力とし
、この２つの制御信号が有効な時、まず上記命令レジス
タに対して先行制御情報の欠陥を通告する制御信号を、
次に上記制御記憶アドレスレジスタに対して先行制御情
報の欠陥を通告する制御信号を、そして次に上記マイク
ロ命令レジスタに対して、先行制御情報の欠陥を通告す
る制御信号を順次、各レジスタの格納サイクルに同期し
て送出するコントロール回路を備えたマイクロプログラ
ム制御装置である。

作　　　用 本発明は上記した構成により、先行制御に必要な事象が
成立しない時、マイクロプログラム制御装置全体が、そ
の事象に対して待合せのため動作を停止するのではなく
、先行制御情報の欠陥を順次、各制御レジスタに発行す
ることにより、先行制御に必要な事象が成立しない場合
であっても、矛盾なく機械語命令の解読実行を行なうこ
とができる。即ちｎ番目の機械語命令は、ｎ＋１番目の
機械語命令が、用意されなくても、実行完了することが
できる。

実施例 第１図は本発明の実施例におけるマイクロプログラム制
御装置の構成図を示すものである。

第１図において１０は機械語命令を格納する命令キュー
（ＩＱ）、１１は命令キュー１０の出力を格納する命令
レジスタ（ＩＲ）、１２は命令レジスタ１ｏに格納した
機械語命令を解読する解読器（ＭＡ）、１３は解読器１
２の出力を保持する制御記憶アドレスレジスタ（ＣＭＡ
Ｒ）、１４は制御記憶アドレスレジスタ１３の出力によ
りアクセスされるマイクロプログラムを格納する制御記
憶（ＣＭ）、１６は制御記憶１４の出力が保持されるマ
イクロ命令レジスタ（ＭＩＲ）、１６はマイクロ命令レ
ジスタ１６の出力を入力としマイクロ命令を解読するマ
イクロ命令デコーダである。

また、１００は命令キニー１０の出力を命令レジスタ１
１に格納するタイミングにおいて出力される制御信号（
ＮＩ）、１０１は命令キュー１０が空状態であるとき出
力される制御信号（ＩＱＥＰ）、また１７は、制御信号
１００　、１０’ｌが有効である時、命令レジスタ１１
および制御記憶アドレスレジスタ１３．マイクロ命令レ
ジスタ１６に対して制御信号１０２，１０３および１０
４會送出するコントロール回路である。１０２，１０３
゜１０４は、各制御レジスタ、即ち、命令レジスタ１１
、制御記憶アドレスレジスタ１３．マイクロ命令レジス
タ１５に対して格納すべき情報に対して先行制御が不備
であることを通告するための制御信号である。

以上のように構成された本実施例のマイクロプログラム
制御装置について、以下その動作を説明する。

命令キュー１０に機械命令が十分に充てんされている時
、即ち命令キュー１ｏより命令キューの、　　空信号１
０１が発生しない時、命令レジスタ１１゜制御記憶アド
レスレジスタ１３．マイクロ命令レジスタ１６は一定の
マイクロサイクルで運転されている。

この時、機械語命令の解読過程、制御記憶の読み出し過
程、マイクロ命令の実行過程は完全にオーバラップ処理
がなされている。

問題は、命令キュー１０より空信号ＩＱ１が発せられた
場合である。

第２図は、命令キュー１０より空信号１０１（ＩＱＥＰ
）が発生する場合の制御シーケンスを示すタイミングチ
ャートである。第２図において！ユはｎ番目の機械語命
令、ＡｎはＩｎに対する制御記憶アドレス情報、Ｕｎは
Ａｎに対するマイクロ命令、ＥｎはＵｎに対するマイク
ロ命令デコーダの出゛力を示す。

以下第２図に従って説明する。

命令レジスタ１１に、機械語命令エユが格納されたこと
により命令キューより空信号（ＩＱＥＰ）が送出される
。

次の命令レジスタ１１への格納タイミング（１マイクロ
サイクル後）において、命令キュー１０より命令レジス
タ１１への格納信号１００が有効である時、コントロー
ル回路１７はまず、命令レジスタ１１に対して、先行情
報（この場合はＩｎ＋。

となる。）に欠陥があることを通告するために制御信号
１０２′ｆｒ送出する。そしてさらにコントロール回路
１７は、制御信号１ｏ２ｔ−遅延させて、制御記憶アド
レスレジスタ１３に対して、先行情報（この場合はＡｎ
＋、）に欠陥があることを通告するため制御信号１０３
を制御記憶アドレスレジスタ１３の更新タイミングに同
期して送出する。

そしてさらに、コントロール回路１７は、制御信号１０
３を遅延させて、マイクロ命令レジスタ１已に対して先
行情報（この場合はＵｎ＋１　）に欠陥があることを通
告するため制御信号１０４を、マイクロ命令レジスタ１
６の更新タイミングに同期して送出する。

この制御信号により先行情報に欠陥のある場合、機械語
命令の解読実行処理は、各ステージ毎に段階的に抑止す
ることができ、先行情報に欠陥がない場合については確
実にその実行を完了することができる。

以上のように本発明によれば、機械語命令を格納する命
令キュー１０が空状態になり、先行制御に必要な事象が
成立しない場合においても、各制御レジスタ、即ち、命
令レジスタ１１．制御記憶アドレスレジスタ１３．マイ
クロ命令レジスタ１６に、各レジスタの更新タイミング
に同期して、先行情報に欠陥のあることを通告する制御
信号を送出するコントロール回路を設けることにより、
マイクロプログラム制御装置全体を停止することなく機
械語命令の解読実行ができる。

なお実施例の第２図の制御シーケンスの説明においては
、１マシンサイクルのみ各ステージの実行が抑止される
場合を示したが、これは一般にｎマシンサイクル（ｎは
整数）であってもよいこと、また命令レジスタ１１への
格納制御信号（ＮＩ　）１ｏｏは、毎サイクル出力され
る場合を示しているが、これは機械語命令が１つのマイ
クロ命令で実行される場合に対応しており、もし複数の
マイクロ命令により実行される場合はその最後のマイク
ロ命令サイクルにのみ出力されることはいうまでもない
。

発明の詳細 な説明したように本発明によれば、先行制御を行なって
処理速度の向上をはかるマイクロプログラム制御装置に
おいて、先行制御のための事象が成立しないとき、マイ
クロプログラム制御装置全体を停止させることなく既に
用意された先行制御情報に従って処理を中断させること
なく実行することができる。即ち次の機械語命令が用意
されない場合であっても、現在処理している機械語命令
の処理を完了できその結果として、処理速度の向上と、
制御装置の検査の容易化をはかることができるなど、そ
の実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明における一実施例のマイクロプログラム
制御装置のブロック構成図、第２図は同実施例の動作を
説明する制御シーケンスのタイミングチャート、第３図
は従来のマイクロプログラム制御装置のブロック構成図
、第４図および第６図は同従来例の動作を説明するタイ
ミングチャートである。 １０・・・・・・命令キュー、１１・・・・・・命令レ
ジスタ、１２・・・・・・機械語命令解読器、１３・・
・・・・制御記憶アドレスレジスタ、１４・・・・・・
制御記憶、１６・・・・・・マイクロ命令レジスタ、１
６・・・・・・マイクロ命令デコーダ、１７・・・・・
・コントロール回路、１００・・・・・・命令格納制御
信号、１０１・・・・・・命令キュー空信号、１０２．
１０３，１０４・・・・・・制御信号。 代理人の氏名　弁理士　中　尾　敏　男　１１か１名第
１図 第３図 制＃ゑへ

Claims (1)

【特許請求の範囲】
1. 機械語命令を格納する命令キューと、この命令キューの
   出力を格納する命令レジスタと、この命令レジスタの出
   力を入力とする機械語命令解読器と、この解読器の出力
   を格納する制御記憶アドレスレジスタと、このアドレス
   レジスタの出力を入力とするマイクロプログラムを格納
   している制御記憶と、この制御記憶の出力を格納するマ
   イクロ命令レジスタと、このマイクロ命令レジスタの出
   力を入力とするマイクロ命令レジスタと、このマイクロ
   命令デコーダより送出される上記命令キューから上記命
   令レジスタに対する機械語命令の格納制御信号および上
   記命令キューより送出される命令キューの空状態を表示
   する空信号とを入力として、この２つの信号が有効であ
   る時、上記命令レジスタに対してこのレジスタの更新タ
   イミングに同期して先行制御のための情報の欠陥を通告
   する制御信号と、上記制御記憶アドレスレジスタに対し
   てこのレジスタの更新タイミングに同期して先行制御の
   ための情報の欠陥を通告する制御信号および、上記マイ
   クロ命令レジスタに対してこのレジスタの更新タイミン
   グに同期して先行制御のための情報の欠陥を通告する制
   御信号を、順次送出し制御するコントロール回路を備え
   たことを特徴とするマイクロプログラム制御装置。