JPH02173823A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプログラムにより命令の実行が制御さ
れるデータ処理装置に関する。

〔従来の技術〕

従来のデータ処理装置において、オペランドサイズ指定
、　　ＡＬＵオペレーシヲン指定等のために命令コード
からある特定のビットフィールド（以下、パラメータと
称す）を切出し、これを命令実行部に与えることにより
その命令を実行するものが知られている。そのようなデ
ータ処理装置の一例として、ｔｌｓＰ　Ｎａ　４．３１
２，０３４の発明について以下に説明する。

まず、上述の従来のデータ処理装置の構成を第３４図の
ブロック図に示す。

図中、７１は命令レジスタであり、次に実行するべき命
令コードをラッチしている。７２は命令デコーダであり
、具体的にはＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏ
ｇｉｃＡｒｒｙ）にて構成されている。この命令デコー
ダ７２は、命令レジスタ７１から与えられる命令をデコ
ードし、マイクロエントリアドレスを出力する。７３は
マイクロエントリアドレスラッチであり、命令デコーダ
７２から与えられるマイクロエントリアドレスをラッチ
する。７４はマイクロＲＯＭであり、マイクロエントリ
アドレスラッチ７３から与えられるマイクロエントリア
ドレスにて指定されるマイクロ命令を出力する。７５は
マイクロ命令レジスタであり、マイクロＲＯＭ７４から
出力されるマイクロ命令をラッチする。７６はパラメー
タラッチであり、命令レジスタにラッチされている命令
コードから切出されたビットフィールドをパラメータと
してラッチする。７７はマルチプレクサであり、マイク
ロ命令レジスタ７５またはパラメータラッチ７６の出力
のいずれかを選択する。７８はＡＬＵであり、マルチプ
レクサ７７の出力に従ってＡＬＵ演算を実行する。

７９はマルチプレクサ７７及びＡＬＵ７８にて構成され
るデータ演算部である。

このような従来のデータ処理装置の動作は以下の如くで
ある。

加算、減算、論理積、論理和、排他的論理和等のＡＬＵ
を使用する命令が命令レジスタ７１から出力されると、
これが命令デコーダ７２でデコードされ、演算を実行す
るために使用するマイクロプログラムのエントリアドレ
スがマイクロエントリアドレスラフチア３にラッチされ
る。このマイクロエントリアドレスラッチ７３にラッチ
されているマイクロエントリアドレスで指定されたマイ
クロ命令がマイクロＲＯＭ７４から読み出され、マイク
ロ命令レジスタ７５にラッチされる。

一方、命令レジスタ７１にラッチされてる命令コードか
らは実際のＡＬｔｌ演算に必要なパラメータが切出され
、パラメータラッチ７６にランチされる。

マイクロ命令レジスタ７５にラッチされている情報の内
のＡＬＵオペレーションを指定するフィールドと、パラ
メータラフチア６にラッチされている情報とをマルチプ
レクサ７７によりマルチプレクサして得られた情報がＡ
ＬＵ７Ｂに与えられ、これに基づいて具体的なＡＬＵ演
算がデータ演算部７９で行われる。

このようにして、異なる＾Ｌｔｌ演算を行うべき命令を
同一のマイクロ命令で処理し得るように構成することに
より、マイクロＲＯ？ｌのサイズを削減している。

（発明が解決しようとする課題〕 従来のデータ処理装置は以上のように構成されているの
で、一つの命令が種々のフォーマットを持つような命令
セットを処理する場合、同一の命令でも各命令フォーマ
ットによってピント割付けが異なるため、切出されるパ
ラメータが異なる。

従って、各フォーマット別にマイクロプログラムのエン
トリアドレスを設定しておく必要があり、マイクロＩ？
ＯＭのサイズが大きくなるという問題点があった。

このような事情から、本発明は、一つの命令が複数のフ
ォーマットを有するような命令セントの命令を処理する
場合にも、一つの同一のマイクロ命令で処理可能なデー
タ処理装置の提供を目的とする。

〔課題を解決するための手段〕

本発明のデータ処理装置では、実行されるべき命令の命
令コードから切出されたパラメータ　（ピントフィール
ド）と前記命令を命令デコーダでデコードした結果得ら
れたパラメータ　（ビットフィールド）とを選択１合成
して命令実行手段に対する実行制御情報、即ちオペレー
ション指定用パラメータを生成する手段を備えている。

〔作用〕

本発明のデータ処理装置では、命令コードから切出され
たパラメータ　（ビットフィールド）と命令デコーダか
ら出力されたパラメータ　（ビットフィールド）とを選
択５合成して、オペレーション指定用パラメータが生成
され、このオペレーション指定用パラメータの指示によ
り、演算が実行さ〔発明の実施例〕 以下、本発明をその実施例を示す図面に基づいて詳述す
る。

（１）「本発明のデータ処理装置の命令フォーマット」
本発明のデータ処理装置の命令は１６ビツト単位で可変
長となっており、奇数バイト長の命令は使用しない。

本発明のデータ処理装置では高頻度命令を短いフォーマ
ットとする目的で特に工夫された命令フォーマット体系
を有する。例えば、２オペランド命令に関しては基本的
に“４バイト＋拡張部”の構成を有して総てのアドレッ
シングモードが利用可能な一般形フオーマットと、使用
頻度の高い命令及びアドレッシングモードのみが使用可
能な短縮形フォーマットの２つのフォーマットとがある
。

本発明のデータ処理装置の命令フォーマット中に現われ
る記号の意味は次の通りである。

−二オペレーションコードが入る部分 ＃；リテラルまたは即値が入る部分 Ｅａ：８ミニ８ビツト形のアドレッシングモードでオペ
ランドを指定する部分 Ｓｌ＋：６ビツトの短縮形のアドレッシングモードでオ
ペランドを指定する部分 Ｒｎ：レジスタ上のオペランドをレジスタ番号で指定す
る部分 フォーマットは、第９図に示す如く右側がＬＳＢ側で且
つ高いアドレスになっている。アドレスＮとアドレスＮ
＋１の２バイトを見ないと命令フォーマットが判別でき
ないようになっているが、これは前述の如く、命令が必
ず１６ビツト（２バイト）単位でフェッチ及びデコード
されることを前提としているためである。

本発明のデータ処理装置では、いずれのフォーマットの
場合も、各オペランドのＥａまたはｓｈの拡張部は必ず
そのＨａまたはｓｈの基本部を含むハーフワードの直後
に位置される。これは、命令により暗黙に指定される即
値データあるいは命令の拡張部に優先する。従って、４
バイト以上の命令では、Ｅａの拡張部によって命令のオ
ペレーションコードが分断される場合がある。

また後述する如く、多段間接モードによってＥａの拡張
部に更に拡張部が付く場合にも、次の命令オペレーショ
ンコードよりもそちらの方が優先される。例えば、第１
ハーフワードにＥａｌを含み、第２ハーフワードにＥａ
２を含み、第３ハーフワードまである６バイト命令の場
合を考える。Ｅａｔに多段間接モードを使用したため、
普通の拡張部の他に多段間接モードの拡張部も付くもの
とすると、実際の命令ピントパターンは、命令の第１ハ
ーフワード（Ｅａｌの基本部を含む）＋　Ｅａｌの拡張
部、Ｅａｌの多段間接モード拡張部、命令の第２ハーフ
ワード（Ｅａ２の基本部を含む）＋　Ｅａｌの拡張部、
命令の第３ハーフワードの順となる。

（１，１）　ｒ短縮形２オペランド命令」第１０図から
第１３図は２オペランド命令の短縮形フォーマットを示
す模式図である。

第１０図はメモリーレジスタ間演算命令のフォーマント
を示す模式図である。このフォーマットには、ソースオ
ペランド側がメモリとなるＬ−ｆｏｒｍａｔと、デステ
ィネーションオペランド側がメモリとなるＳ−ｆｏｒｍ
ａｔとがある。

Ｌ−ｆｏｒｍａｔでは、ｓｈはソースオペランドの指定
フィールドを、Ｒｎはデスティネーションオペランドの
レジスタの指定フィールドを、ＲＲはｓｈのオペランド
サイズの指定をそれぞれ表す。レジスタ上に位置された
デスティネーションオペランドのサイズは３２ビツトに
固定されている。レジスタ側とメモリ側とのサイズが異
なり、ソース側のサイズが小さい場合に符号拡張が行な
われる。

Ｓ−ｆｏｒｍａｔでは、Ｓｈはデスティネーションオペ
ランドの指定フィールドを、Ｒｎはソースオペランドの
レジスタ指定フィールドを、ＲＲはｓｈのオペランドサ
イズの指定をそれぞれ表す、レジスタ上に位置されたソ
ースオペランドのサイズは３２ビツトに固定されている
。レジスタ側とメモリ側とのサイズが異なり、ソース側
のサイズが大きい場合にオーバフローした部分の切捨て
とオーバフローチエツクが行なわれる。

第１１図はレジスターレジスタ間演算命令のフォーマッ
ト（Ｒ４ｏｒ＋１ａｔ）を示す模式図である。Ｒｎはデ
スティネーションレジスタの指定フィールド、ＲＩｌｌ
はソースレジスタの指定フィールドである。オペランド
サイズは３２ビツトのみである。

第１２図はリテラル−メモリ間演算命令のフォーマット
（Ｑ−ｆｏｒｍａｔ）を示す模式図である。間はデイス
テイネ−シランオペランドサイズの指定フィールド、Ｉ
ＩＨよリテラルによるソースオペランドの指定フィール
ド、ｓｈはデスティネーションオペランドの指定フィー
ルドである。

第１３図は即値−メそり間演算命令のフォーマ・ノ）　
（Ｌｆｏｒｏ＋ａｔ）を示す模式図である。問はオペラ
ンドサイズの指定フィールド（ソース、ディスティネー
ションで共通）、Ｓｈはデスティネーションオペランド
の指定フィールドであるｍ　１４ｏｒ＋ｓａｔの即値の
サイズはデスティネーション側のオペランドのサイズと
共通に８．１６．３２ビツトとなり、ゼロ拡張及び符号
拡張は行なわれない。

（１，２）　ｒ−船形１オペランド命令」第１４図は１
オペランド命令の一船形フオーマフ）　（Ｇ１４ｏｒｍ
ａｔ）を示す模式図である。　ＭＭはオペランドサイズ
の指定フィールドである。一部のＧｌ−ｆｏｒｍａｔ命
令では、Ｅａの拡張部以外にも拡張部がある。また、問
を使用しない命令もある。

（１，３）　ｒ−船形２オペランド命令」第１５図から
第１７図は２オペランド命令の一船形フオーマントを示
す模式図である。このフォーマットに含まれるのは、８
ピントで指定する一船形アドレッシングモードのオペラ
ンドが最大２つ存在する命令である。オペランドの総数
自体は３つ以上になる場合がある。

第１５図は第１オペランドがメモリ読み出しを必要とす
る命令のフォーマツ）　（Ｇ−ｆｏｒＩＩｌａｔ）を示
す模式図である。ＥａＭはデスティネーションオペラン
ドの指定フィールド、開はデスティネーションオペラン
ドサイズの指定フィールド、ＥａＲはソースオペランド
指定フィールド、ＲＲはソースオペランドサイズの指定
フィールドである。一部のＧ−ｆｏｒｍａｔ命令では、
ＥａＭあるいはＥａＲの拡張部以外にも拡張部がある。

第１６図は第１オペランドが８ビフト即値の命令のフォ
ーマント（Ｅ−ｆｏｒｍａｔ）を示す模式図である。

ＥａＭはデスティネーションオペランドの指定フィール
ド、問はデスティネーションオペランドサイズの指定フ
ィールド、■・・・はソースオペランド値である。

Ｅ−ｆｏｒｍａｔとＩ−ｆｏｒｍａｔとは機能的には類
似しているが、考え方の点では太き（違っている。具体
的には、Ｅ−ｆｏｒｍａｔはあくまでも２オペランド−
船形（Ｇ−ｆｏｒｍａｔ）の派生形であり、ソースオペ
ランドのサイズが８ビツト固定、ディスティネーション
オペランドのサイズが８　／１６／３２ビットからの選
択となっている。つまり、Ｅ−ｆｏｒｍａｔは異種サイ
ズ間の演算を前提とし、デスティネーションオペランド
のサイズに合わせて８ビツトのソースオペランドがゼロ
拡張または符号拡張される。一方、Ｉ−ｆｏｒｍａｔは
、特に転送命令及び比較命令で頻度の多い即値のパター
ンを短縮形にしたものであり、ソースオペランドとディ
スティネーションオペランドのサイズが等しい。

第１７図は、第１オペランドがアドレス計算のみの命令
のフォーマント（ＧＡ−ｆｏｒｍａｔ）を示す模式図で
ある。ＥａＷはデスティネーションオペランドの指定フ
ィールド、四はデスティネーションオペランドサイズの
指定フィールド、ＥａＡはソースオペランドの指定フィ
ールドである。ソースオペランドとしては実行アドレス
の計算結果自体が使用される。

第１８図は、ショートブランチ命令のフォーマントを示
す模式図である。　ＣＣＣＣはブランチ条件指定フィー
ルド、ｄｉｓｐ：８はジャンプ先との変位指定フィール
ドであり、本発明のデータ処理装置では８ビツトで変位
を指定する場合には、ビットパター（１，４）　ｒアド
レッシングモード」本発明のデータ処理装置のアトレン
ジングモード指定方法には、レジスタを含めて６ビツト
で指定する短縮形と、８ビツトで指定する一般形とがあ
る。

未定義のアドレッシングモードが指定された場合、ある
いは意味的に考えて明らかに不適当なアドレッシングモ
ードの組み合わせが指定された場合には、未定義命令が
実行された場合同様に予約命令例外が発生され、例外処
理が起動される。

これに８亥当するのは、デスティネーションが即値モー
ドの場合、アドレス計算を伴うべきアドレッシングモー
ド指定フィールドで即値モードを使用した場合等である
。

フォーマットの図中で使われる記号の意味は次の通りで
ある。

Ｒｎ：レジスタ指定 ｍｅａ＋　ＥＡ　：　ＥＡで示されるアドレスのメモリ
内容（Ｓｈ）：６ビツトの短縮形アドレッシングモード
での指定方法 （Ｅａ）：８ビツトの一船形アドレフシングモードでの
指定方法 フォーマントの図において破線にて囲繞された部分は拡
張部を示す。

（１，４，１）　　ｒ基本アドレッシングモード」本発
明のデータ処理装置は様々なアドレッシングモードをサ
ポートする。それらの内、本発明のデータ処理装置でサ
ポートする基本アドレッシングモードには、レジスタ直
接モード、レジスタ間接モード、レジスタ相対間接モー
ド、即値モード、絶対モード、ＰＣ（プログラムカウン
タ）相対間接モード、スタックポツプモード及びスタッ
クブツシュモードがある。

レジスタ直接モードはレジスタの内容をそのままオペラ
ンドとする。フォーマントの模式図を第１９図に示す。

Ｒｎは汎用レジスタの番号を示す。

レジスタ間接モードはレジスタの内容をアドレスとする
メモリの内容をオペランドとする。フォーマットの模式
図を第２０図に示す。Ｒｎは汎用レジスタの番号を示す
。

レジスタ相対間接モードはディスプレースメント値が１
６ビツトであるか３２ビツトであるかにより２種類があ
る。それぞれ、レジスタの内容に１６ピントまたは３２
ビツトのディスプレースメント値を加えた値をアドレス
とするメモリの内容をオペランドとする。フォーマント
の模式図を第２０図に示す。Ｒｎは汎用レジスタの番号
を示す。ｄｉｓｐ　：　１６とｄｉｓｐ　：　３２とは
それぞれ各々１６ビントのディスプレースメント値また
は３２ビツトのディスプレースメント値を示す。ディス
プレースメント値は符号付きとして扱う。

即値モードは命令コード中で指定されるビットパターン
をそのまま２進数と見なしてオペランドとする。フォー
マントの模式図を第２２図に示す。

１ｍ５−ｄａｔａは即値を示す、　ｉｍｍ−ｄａｔａの
サイズは、オペランドサイズとして命令中で指定される
。

絶対モードはアドレス値が１６ビツトで示されるか３２
ピントで示されるかにより２種類ある。それぞれ、命令
コード中で指定される１６ビツトまたは３２ビツトのビ
ットパターンをアドレスとするメモリの内容をオペラン
ドとする。フォーマットの模式図を第２３図に示す。ａ
ｂｓ：１６とａｂｓ：３２とはそれぞれ１６ビツトまた
は３２ビツトのアドレス値を示す。

ａｂｓ　：１６でアドレスが示される時は指定されたア
ドレス値を３２ビツトに符号拡張する。

ＰＣ相対間接モードはディスプレースメント値が１６ビ
ツトか３２ビツトかにより２種類ある。それぞれ、プロ
グラムカウンタの内容に１６ビツトまたは３２ビツトの
ディスプレースメント値を加えた値をアドレスとするメ
モリの内容をオペランドとする。

フォーマットの模式図を第２４図に示す。ｄｉｓｐ　：
　１６とｄｉｓｐ　：　３２とはそれぞれ１６ビントの
ディスプレースメント値または３２ビツトのディスプレ
ースメント値を示す。ディスプレースメント値は符号付
きとして扱う。ＰＣ相対間接モードにおいて、参照され
るプログラムカウンタの値はそのオペランドを含む命令
の先頭アドレスである。多段間接アドレッシングモード
においてプログラムカウンタの値が参照される場合にも
、同じように命令の先頭のアドレスをＰＣ相対の基準値
として使用する。

スタックポツプモードはスタソクポ・インク（ＳＰ）の
内容をアドレスとするメモリの内容をオペランドとする
。オペランドアクセス後、スタックポインタをオペラン
ドサイズだけインクリメントする。

例えば、３２ビツトデータを扱う場合には、オペランド
アクセス後にＳＰが＋４だけ更新（インクリメント）さ
れる、Ｂ、Ｈのサイズのオペランドに対するスタックポ
ツプモードの指定も可能であり、それぞれＳＰが＋１．
＋２だけ更新（インクリメント）される、フォーマット
の模式図を第２５図に示す。オペランドに対しスタック
ポツプモードが意味を持たないものに関しては予約命令
例外が発生される。

具体的に予約命令例外となるのは、ｗｒｉｔｅオペラン
ド、ｒｅａｄ−ｍｏｄＨｙ−ｗｒｉ　ｔｅオペランドに
対するスタックポツプモード指定である。

スタックブツシュモードはスタックポインタの内容をオ
ペランドサイズだけデクリメントした内容をアドレスと
するメモリの内容をオペランドとする。スタックブツシ
ュモードでは、オペランドアクセス前にスタックポイン
タがデクリメントされる０例えば、３２ビツトデータを
扱う場合には、オペランドアクセス前にＳＰが−４だけ
更新（デクリメント）される、Ｂ、Ｈのサイズのオペラ
ンドに対するスタックブツシュモードの指定も可能であ
り、それぞれＳＰが−１，−２だけ更新（デクリメント
）される。フォーマットの模式図を第２６図に示す。オ
ペランドに対してスタックブツシュモードが意味を持た
ないものに関しては、予約命令例外が発生される。具体
的に予約命令例外となるのは、ｒｅａｄオペランド、ｒ
ｅａｄ−ｍｏｄｉｆｙ−ｗｒｉｔｅオペランドに対すス
タックブツシュモード指定である。

（１，４，２）　ｒ多段間接アドレッシングモード」如
何に複雑なアドレッシングも、基本的には加算と間接参
照の組み合わせに分解される。従って、加算と間接参照
のオペレーションをアドレッシングのプリミティブとし
て与えておき、それを任意に組み合わせることができれ
ば、如何なる複雑なアドレッシングモードをも実現可能
となる０本発明のデータ処理装置の多段間接アドレッシ
ングモードはこの様な考え方に基づいたアドレッシング
モードである。複雑なアドレッシングモードはモジュー
ル間のデータ参照あるいはＡｌ　（人工知能）言語の処
理系に特に有用である。

多段間接アドレッシングモードを指定する場合、基本ア
ドレッシングモード指定フィールドでは、レジスタベー
ス多段間接モード、ＰＣベース多段間接モード、絶対ベ
ース多段間接モードの３種類の指定方法の内のいずれか
１つを指定する。

レジスタペース多段間１妄モードはレジスタの値を拡張
する多段間接アドレッシングのベース値とするアドレッ
シングモードである。フォーマントの模式図を第２７閣
に示す。Ｒｎは汎用レジスタの番号を示す。

ＰＣベース多段間接モードはプログラムカウンタの値を
拡張する多段間接アドレッシングのベース値とするアド
レッシングモードである。フォーマットの模式図を第２
８図に示す。

絶対ベース多段間接モードはゼロを拡張する多段間接ア
ドレッシングのベース値とするアドレッシングモードで
ある。フォーマントの模式図を第２９図に示す。

拡張する多段間接モード指定フィールドは１６ビツトを
単位としており、これを任意回反復する。

１段の多段間接モードにより、ディスプレースメントの
加算、インデクスレジスタのスケーリング（Ｘｌｌ　Ｘ
２．　Ｘ４．　Ｘ８）と加算、メモリの間接参照を行な
う。多段間接モードのフォーマットの模式図を第３０図
に示す。各フィールドは以下に示す意味を持つ。

Ｅ＝Ｏ Ｅ＝１ ：多段間接モード継続 ニアドレス計算終了 ｔｍｐ　＝＝＞　ａｄｄｒｅｓｓ　　ｏｆ　ｏｐｅｒａ
ｎｄｒ・０　：メモリ間接参照なし ｔＩＩｉｐ＋ｄｉｓｐ＋Ｒｘ＊５ｃａｌｅ＝＝＞ｔｍｐ
Ｉ・１　；メモリ間接参照あり ｍｅｍｔａｍｐ＋ｄｉｓｐ＋Ｒｘ＊５ｃａｌｅ＝＝＞ｔ
ｍｐＭ＝Ｏ：　　＜Ｒｘ＞をインデクスとして使用台＝
１　：特殊なインデクス ＜Ｒｘ＞＝Ｏインデクス値を加算しな い　　（Ｒｘ＝Ｏ） ＜ＲＸ＞・１　　プログラムカウンタをインデクス（直
として使用 （Ｒｘ＝ＰＣ） ＜Ｒｘ＞ｇ２〜　　ｒｅｓｅｒｖｅｄ ｏ＝ｏ：多段間接モード中の４ビツトのフィールドｄ４
の値を４倍してディスプレースメント値とし、これを加
算する ｄ４は符号付きとして扱い、オペラン ドのサイズとは関係なく必ず４倍して 使用する Ｄ・１　：多段間接モードの拡張部で指定されたｄｉｓ
ｐｘ（１６／３２ビツト）をディスプレースメント値と
し、これを加算する 拡張部のサイズはｄ４フィールドで指 定する ｄ４＝０００１　　　ｄｉｓｐｘは１６ビソトｄ４＝０
０１０　　　ｄｉｓｐｘは３２ビットｘＸ：インデクス
のスケール（ｓｃａｌｅ＝１／２／４／８）プログラム
カウンタに対してＸ２．　Ｘ４；　Ｘ　８のスケーリン
グを行なった場合には、その段の処理終了後の中間値（
ｔＩＩｌｐ）として不定値が入る。この多段間接モード
によって得られる実効アドレスは予測できない値となる
が、例外は発生しない。プログラムカウンタに対するス
ケーリングの指定は行なってはいけない。

多段間接モードによる命令フォーマットのバリエーショ
ンを第３１図、第３２図に示す。

第３１図は、多段間接モードが継続するか終了するかの
バリエーションを示す。

第３２図は、ディスプレースメントのサイズのバリエー
ションを示す。

任意段数の多段間接モードが利用できれば、コンパイラ
の中で段数による場合分けが不要になるので、コンパイ
ラの負担が軽減されるというメリットがある。多段の間
接参照の頻度が非常に少ないとしても、コンパイラとし
ては必ず正しいコードを発生できなければならないから
である。このため、フォーマット上では任意の段数が可
能になっている。

（１，５）　ｒ例外処理」 本発明のデータ処理装置はソフトウェア負荷の軽減のた
め豊富な例外処理機能を有する。本発明のデータ処理装
置では、例外処理は命令処理を再実行するもの（例外）
、命令処理を完了するもの（トラップ）及び割込の３種
類に分けて名称をつけている。また本発明のデータ処理
装置では、この３種の例外処理とシステム障害とを総称
してＢＩＴと称する。

（２）「機能ブロックの構成」 第１図は本発明のデータ処理装置の構成を示すブロック
図である。

本発明のデータ処理装置の内部を機能的に大きく分ける
と、命令フェッチ部５１．命令デコード部５２、　ＰＣ
計算部５３．オペランドアドレス計算部５４゜マイクロ
ＲＯＭ部５５．データ演算部５６．外部バスインターフ
ェイス部５７に分かれる。

第１図では、その他にＣＰＵ外部にアドレスを出力する
ためのアドレス出力回路５８と、ＣＰＵ外部とデータを
人出力するためのデータ人出力回路５９とを他の機能ブ
ロック部と分けて示した。

（２，１）ｒ命令フェッチ部」 命令フェッチ部５１にはブランチバッファ、命令キュー
とその制御部等があり、次にフェッチすべき命令のアド
レスを決定してブランチバッファあるいはＣＰＵ外部の
メモリから命令をフェッチする。

またブランチバッファへの命令登録をも行う。

ブランチバッファは小規模であるためセレクティブキャ
ッシュとして動作する。ブランチバッファの動作の詳細
は特開昭６３−５６７３１号に開示されている。

次にフェッチすべき命令のアドレスは、命令キューに入
力すべき命令のアドレスとして専用のカウンタにて計算
される。分岐あるいはジャンプが発生した場合には、新
たな命令のアドレスがｐｃ計算部５３あるいはデータ演
算部５６から転送されてくる。

ＣＰＵ外部のメモリから命令をフェッチする場合は、外
部バスインターフェイス部５７を通して、フェッチすべ
き命令のアドレスをアドレス出力回路５８からＣＰＵ外
部へ出力し、データ入出力回路５９から命令コードをフ
ェッチする。そして、バッファリングした命令コードの
内、次にデコードすべき命令コードを命令デコード部５
２に出力する。

（２，２）　ｒ命令デコード部」 命令デコード部５２では基本的には１６ビツト（ハーフ
ワード）単位で命令コードをデコードする。

このブロックには第１ハーフワードに含まれるオペレー
ションコードをデコードするＦＨＷデコーダ、第２．第
３ハーフワードに含まれるオペレーションコードをデコ
ードするＮＦＨ−デコーダ、アドレッシングモードをデ
コードするアドレッシングモードデコーダが含まれる。

これらＦ）ＩＷデコワー、ＮＦ）ＩＷデコワー、アドレ
ッシングモードデコーダを纏めて第１デコーダ３０３と
いう。

ＰＨＷデコーダあるいはＮＦＩＩＷデコーダの出力を更
にデコードして、マイクロＲＯＭのエントリアドレスを
計算する第２デコーダ３０５、条件分岐命令の分岐予測
を行う分岐予測機構、オペランドアドレス計算の際のパ
イプラインコンフリクトをチエツクするアドレス計算コ
ンフリクトチエツク機構も含まれる。

命令デコード部５２は命令フェッチ部５１から入力され
た命令コードを２クロツク（ｌステップ）につきＯ〜６
バイトずつデコードする。デコード結果の内、データ演
算部５６での演算に関する情報がマイクロＲＯＭ部５５
に、オペランドアドレス計算に関係する情報がオペラン
ドアドレス計算部５４に、ＰＣ計算に関係する情報がｐ
ｃ計算部５３にそれぞれ出力される。

（２，３）　ｒマイクロＲＯＭ部」 マイクロＲＯＭ部５５には、主にデータ演算部５６を制
御するマイクロプログラムが格納されているマイクロＲ
ＯＭ　、マイクロシーケンサ、マイクロ命令デコーダ等
が含まれる。マイクロ命令はマイクロＲＯＭから２クロ
フク（１ステツプ）に１度読出される。

マイクロシーケンサはマイクロプログラムで示されるシ
ーケンス処理の他に、例外、割込及びトラップ（この３
つを合わせてＢＩＴと称する）の処理をハードウェア的
に受付ける。またマイクロＲＯＭ部５５はストアバッフ
ァの管理も行う。マイクロＲＯＭ部５５には命令コード
に依存しない割込みあるいは演算実行結果によるフラッ
グ情報と、第２デコーダ３０５の出力等の命令デコード
部の出力が入力される。マイクロデコーダの出力は主に
データ演算部５６に対して出力されるが、ジャンプ命令
の実行による他の先行処理中止情報等の一部の情報は他
のブロックへも出力される。

（２，４）ｒオペランドアドレス計算部」オペランドア
ドレス計算部５４は命令デコード部５２のアドレスデコ
ーダ等から出力されたオペランドアドレス計算に関係す
る情報によりハードワイヤード制御される。このブロッ
クではオペランドのアドレス計算に関するほとんどの処
理が行われる。メモリ間接アドレシングのためのメモリ
アクセスのアドレス及びオペランドアドレスがメモリに
マツプされたＩ１０領域に入るか否かのチエツクも行わ
れる。

アドレス計算結果は外部バスインターフェイス部５７に
送られる。アドレス計算に必要な汎用レジスタ及びプロ
グラムカウンタの値はデータ演算部より入力される。

メモリ間接アドレッシングを行う際は外部バスインター
フェイス部５７を通してアドレス出力回路５８からＣＰ
Ｕ外部へ参照すべきメモリアドレスを出力し、データ入
出力部５９から人力された間接アドレス値を命令デコー
ド部５２を通してフェッチする。

（２，５）　　ｒＰＣ計算部」 ｐｃ計算部５３は命令デコード部５２から出力されるＰ
Ｃ計算に関係する情報によりハードワイヤードに制御さ
れ、命令のｐｃ値を計算する。本発明のデータ処理装置
は可変長命令セットを有しており、命令をデコードしな
ければその命令の長さが判らない。このため、ＰＣ計算
部５３は命令デコード部５２から出力される命令長をデ
コード中の命令のｐｃ値に加算することにより次の命令
のｐｃ値を作り出す。

また、命令デコード部５２が分岐命令をデコードしてデ
コード段階での分岐を指示した場合は、命令長の代わり
に分岐変位を分岐命令のｐｃ値に加算することにより分
岐先命令のｐｃ値を計算する。分岐命令に対して命令デ
コード段階で分岐を行うことを本発明のデータ処理装置
ではプＩＪ’ブランチと称する。

このプリブランチの手法については特開昭６３＝５９６
３０号及び特開昭６３−５５６３９号に詳しく開示され
ている。

ｐｃ計算部５３の計算結果は各命令のｐｃ（ｉｆ！とじ
て命令のデコード結果と共に出力される他、プリブラン
チ時には、次にデコードすべき命令のアドレスとして命
令フェッチ部５１へ出力される。また、次に命令デコー
ド部５２でデコードされる命令の分岐予測のためのアド
レスにも使用される。

分岐予測の手法については特開昭６３−１７５９３４号
に詳しく開示されている。

（２，６）　ｒデータ演算部」 データ演算部５６はマイクロプログラムにより制ｆｌさ
れ、マイクロＲＯＭ部５５の出力情報に従って各命令の
機能を実現するに必要な演算をレジスタと演算器で実行
する。演算対象となるオペランドがアドレスあるいは即
値である場合は、オペランドアドレス計算部オペランド
アドレス計算部５４で計算されたアドレスあるいは即値
を外部バスインタフェイス部５７を通過させて得る。ま
た、演算対象となるオペランドがＣＰＵ外部のメモリに
ある場合は、アドレス計算部５４で計算されたアドレス
をバスインクフェイス部がアドレス出力回路５８から出
力して、ＣＰｕ外部のメモリからフェッチしたオペラン
ドをデータ入出力回路５９から得る。

演算器としてはＡＬＵ、バレルシフタ、プライオリティ
エンコーダあるいはカウンタ、シフトレジスタなどがあ
る。レジスタと主な演算器の間は３バスで結合されてお
り、１つのレジスタ間演算を指示する１マイクロ命令を
２クロツク（ｌステップ）で処理する。

データ演算時にＣＰＵ外部のメモリをアクセスする必要
がある場合は、マイクロプログラムの指示により外部バ
スインターフェイス部５７を通してアドレス出力回路５
日からアドレスをＣＰＵ外部に出力し、データ入出力回
路５９を通して目的のデータをフェッチする。

ＣＰＵ外部のメモリにデータをストアする場合は、外部
バスインターフェイス部５７を通してアドレス出力回路
５８よりアドレスを出力すると同時に、デ・−タ入出力
回路５９からデータをＣＰＵ外部に出力する。オペラン
ドストアを効率的に行うため、データ演算部５６には４
バイトのストアバッファが備えられている。

ジャンプ命令の処理あるいは例外処理等を行って新たな
命令アドレスをデータ演算部５６が得た場合は、これを
命令フェッチ部５１とｐｃ計算部５３へ出力する。

（２，７）　ｒ外部バスインターフェイス部」外部バス
インターフェイス部５７は本発明のデータ処理装置の外
部バスでの通信を制御する。メモリのアクセスはすべて
クロック同期で行われ、最／Ｊ１２クロフクサイクル（
１ステツプ）で行うことができる。

メモリに対するアクセス要求は命令フェッチ部５１、オ
ペランドアドレス計算部５４及びデータ演算部５６から
独立に生じる。外部バスインクフェイス部５７はこれら
のメモリアクセス要求を調停する。

更にメモリとＣＰＵとを結ぶデータバスサイズである３
２ビツト（１ワード）の整置境界を跨ぐメモリ番地にあ
るデータのアクセスは、このブロック内で自動的にワー
ド境界を跨ぐことを検知して２回のメモリアクセスに分
解して行う。

ブリフェッチするオペランドとストアするオペランドと
が重なる場合のコンフリクト防止処理及びストアオペラ
ンドからフェッチオペランドへの（３）「パイプライン
機構」 本発明のデータ処理装置のパイプライン処理機能は第２
図に模式的に示される如くである。

命令のブリフェッチを行う命令フェッチステージ（ＩＦ
ステージ）３１．命令のデコードを行うデコードステー
ジ（０ステージ）３２．オペランドのアドレス計算を行
うオペランドアドレス計算ステージ（Ａステージ）３３
．マイクロＲＯＭアクセス（特にＲステージ３６と称す
）を行う部分とオペランドのブリフェッチ（特にＯＦス
テージ３７と称す）を行う部分とからなるオペランドフ
ェッチステージ（Ｆステージ）３４、命令を実行する実
行ステージ（Ｅステージ）３５の５段構成をパイプライ
ン処理の基本とする。

Ｅステージ３５では１段のストアバッファがある他、高
機能命令の一部は命令の実行自体をパイプライン化する
ため、実際には５段以上のパイプライン処理効果がある
。

各ステージは他のステージとは独立に動作し、理論上は
５つのステージが完全に独立動作する。

各ステージは１回の処理を最小２クロック（１ステツプ
）で行うことができる。従って理想的には２クロツク（
１ステツプ）毎に次々とパイプライン処理が進行する。

本発明のデータ処理装置には、メモリーメモリ間演算あ
るいはメモリ間接アドレッシング等の如く１回の基本パ
イプライン処理のみでは処理し得ない命令もあるが、本
発明のデータ処理装置はこれらの処理に対してもなるべ
く均衡のとれたパイプライン処理が行える様に設計され
ている。複数のメモリオペランドを持つ命令に対しては
メモリオペランドの数に基づいてデコード段階で複数の
パイプライン処理単位（ステップコード）に分解してパ
イプライン処理を行う。

パイプライン処理単位の分解方法に関しては特開昭６３
−８９９３２号に詳しく開示されている。

！Ｆステージ３１からＤステージ３２に渡される情報は
、命令コード４０そのものである。Ｄステージ３２から
Ａステージ３３に渡される情報は、命令で指定された演
算に関するもの（Ｄコード４１と称す）と、オペランド
のアドレス計算に関係するもの（Ａコード４２と称す）
との２つがある。

Ａステージ３３からＦステージ３４に渡される情報はマ
イクロプログラムのエントリアドレスあるいはマイクロ
プログラムのパラメータ等を含むＲコード４３と、オペ
ランドのアドレスとアクセス方法指示情報等を含むＦコ
ード４４との２つである。

Ｆステージ３４からＥステージ３５に渡される情報は、
演算制御情報とリテラル等を含むＥコード４５と、オペ
ランドあるいはオペランドアドレス等を含むＳコード４
６との２つである。

Ｅステージ３５以外のステージで検出されたＢＩＴは、
そのコードがＥステージ３５に到達する迄はＢＩＴ処理
を起動しない、Ｅステージ３５で処理されている命令の
みが実行段階の命令であり、ＩＦステージ３１からＦス
テージ３４までの間で処理されている命令はまだ実行段
階に至っていないからである。従って、Ｅステージ３５
以外で検出されたＢＩＴは、それが検出されたことがス
テップコード中に記録されて次のステージに伝えられる
のみである。

（３，１）ｒパイプライン処理単位」 （３，１，１）　ｒ命令コードフィールドの分類」本発
明のデータ処理装置のパイプライン処理単位は命令セン
トのフォーマントの特徴を利用して決定されている。

（１）節で述べた如く、本発明のデータ処理装置の命令
は２バイト単位の可変長命令であり、基本的には“２バ
イトの命令基本部子〇〜４バイトのアドレシング拡張部
“を１〜３回反復することにより命令が構成されている
。

命令基本部には多くの場合、オペレーションコード部と
アドレッシングモード指定部とがあり、インデックスア
トレジソングあるいはメモリ間接アドレッシングが必要
な場合にはアドレッシング拡張部の代わりに“２バイト
の多段間接モード指定部子０〜４バイトのアドレッシン
グ拡張部“が任意催行（。また、命令により２または４
バイトの命令固有の拡張部が最後に付く。

命令基本部には命令のオペレーションコード、基本アド
レッシングモード、リテラルなどが含まれる。アドレッ
シング拡張部はディスプレースメント、絶対アドレス、
即値、分岐命令の変位のいずれかである。命令固有の拡
張部にはレジスタマツプ、Ｉ−ｆｏｒｍａｔ命令の即値
指定等がある。第３３図は、本発明のデータ処理装置の
基本的命令フォーマットの特徴を示す模式図である。

（３，１，２）　ｒステップコードへの命令の分解」本
発明のデータ処理装置では、上記の命令フォーマントの
特徴を生かしたパイプライン処理を行う。

Ｄステージ３２では″′２バイトの命令基本部＋０〜４
バイトのアドレッシング拡張部”、“多段間接モード指
定部子アドレッシング拡張部”又は命令固有の拡張部を
１つのデコード単位として処理する。

各回のデコード結果をステップコードと称し、Ａステー
ジ３３以降ではこのステップコードをパイプライン処理
の単位としている。ステップコードの数は命令毎に固有
であり、多段間接モード指定を行わない場合は、１つの
命令は最小１個、最大３個のステップコードに分かれる
。多段間接モード指定が行われた場合はそれだけステッ
プコードが増加する。但し、これは後で述べる様にデコ
ード段階のみである。

（３，１，３）　ｒプログラムカウンタの管理」本発明
のデータ処理装置のパイプライン上に存在するステップ
コードは全て別命令に対するものである可能性があり、
このためプログラムカウンタの値はステップコード毎に
管理される。全てのステップコードは、そのステップコ
ードのもとになった命令のプログラムカウンタ値を有す
る。ステップコードに付属してパイプラインの各ステー
ジを流れるプログラムカウンタ値はステッププログラム
カウンタ（ＳＰＣ）と称する。ＳＰＣはパイプラインス
テージ間を次々と受は渡されていく。

（３，２）　ｒ各パイプラインステージの処理」各パイ
プラインステージの入出カステップコードには第２図に
示したように便宜上名前が付けられている。また、ステ
ップコードはオペレーションコードに関する処理を行い
、マイクロプログラムのエントリアドレス及びＥステー
ジ３５に対するパラメータなどになる系列とＥステージ
３５のマイクロ命令に対するオペランドになる系列との
２系列がある。

（３，２，１）　ｒ命令フェッチステージ」命令フェッ
チステージ（ＩＰステージ）３１は命令をメモリあるい
はブランチバッファからフェッチして命令キューに入力
し、Ｄステージ３２に対して命令コードを出力する。命
令キューの入力は整置された４バイト単位で行う。メモ
リから命令をフェッチする場合は、整置された４バイト
につき最小２クロック（１ステツプ）を要する。ブラン
チバッファがヒツトした場合は、整置された４バイトに
つき１クロツクでフェッチ可能である。命令キューの出
力単位は２バイト毎に可変であり、２クロツクの間に最
大６バイトまで出力できる。また、分岐の直後には命令
キューをバイパスして命令基本部２バイトを直接命令デ
コーダに転送することも可能である。

ブランチバッファへの命令の登録及びクリア等の制御、
ブリフェッチ先の命令のアドレスの管理や命令キューの
制御もＩＦステージ３１で行う。

ＩＰステージ３１で検出するＢＩＴには、命令をメモリ
からフェッチする際のバスアクセス例外あるいはメモリ
保護違反などによるアドレス変換例外がある。

（３，２，２）　ｒ命令デコードステージ」命令デコー
ドステージ（Ｄステージ）３２はＩＰステージ３１から
入力された命令コードをデコードする。

デコードは、命令デコード部５２のＦＨ−デコーダ、Ｎ
ＦＨＷデコーダ及びアドレッシングモードデコーダを合
わせた第１デコーダ９２を使用して、２クロツク（ｌス
テップ）単位に１度行ない、１回のデコード処理で、Ｏ
〜６バイトの命令コードを消費する（ＲＵＴ命令の復帰
先アドレスを含むステンプコードの出力処理などでは命
令コードを消費しない）。

１回のデコードでＡステージ３３に対してアドレス計算
情報としてのＡコード４２である制御コードとアドレス
修飾情報と、オペレーションコードの中間デコード結果
としてのＤコード４１である制御コードと８ビツトのリ
テラル情報とを出力する。

Ｄステージ３２では、各命令のｐｃ計算部５３の制御、
分岐予測処理、プリブランチ命令に対するプリブランチ
処理、命令キューからの命令コード出力処理をも行う。

Ｄステージ３２で検出するＢＩＴには、予約命令例外及
びプリブランチ時の奇数アドレスジャンプトラップがあ
る。また、ＩＦステージ３１より転送されてきた各種Ｅ
ＩＴはステップコード内にエンコードする処理をしてＡ
ステージ３３に転送する。

（３，２，３）　ｒオペランドアドレス計算ステージ」
オペランドアドレス計算ステージ（Ａステージ）３３は
処理機能が大きく２つに分かれる。１つは命令デコード
部５２の第２デコーダ９６を使用してオペレーションコ
ードの後段デコードを行う処理で、他方はオペランドア
ドレス計算部５４でオペランドアドレスの計算を行う処
理である。

オペレーションコードの後段デコード処理はＤコード４
１を入力とし、レジスタ、メモリの書込み予約及びマイ
クロプログラムのエントリアドレスとマイクロプログラ
ムに対するパラメータなどを含むＲコード４３の出力を
行う。なお、レジスタあるいはメモリの書込み予約は、
アドレス計算で参照したレジスタやメモリの内容がパイ
プライン上を先行する命令で書換えられることにより誤
ったアドレス計算が行われるのを防ぐためのものである
。レジスタあるいはメモリの書込み予約はデッドロック
を避けるため、ステップコード毎ではなく命令毎に行う
。

レジスタ及びメモリへの書込み予約については特願昭６
２−１４４３９４号で詳しく述べられている。

オペランドアドレス計算処理はＡコード４２を入力とし
、Ａコード４２に従いオペランドアドレス計算部５４で
加算あるいはメモリ間接参照を組合わせてアドレス計算
を行い、その計算結果をＦコード４４として出力する。

この際、アドレス計算に伴うレジスタ及びメモリの読出
し時にコンフリクトチエツクを行い、先行命令がレジス
タあるいはメモリに書込み処理を終了していないためコ
ンフリクトが指示されれば、先行命令がＥステージ３５
で書込み処理を終了するまで待つ。また、オペランドア
ドレス及びメモリ間接参照のアドレスがメモリにマツプ
されたｌ１０８Ｎ域に入るか否かのチエツクも行う。

Ａステージ３３で検出するＢＩＴには予約命令例外、特
権命令例外、バスアクセス例外、アドレス変換例外、メ
モリ間接アドレッシングの時のオペランドブレイクポイ
ントヒツトによるデバングトランプがある。Ｄコード４
１又はＡコード４２自体がＥＩＴを起こしたことを示し
ていれば、Ａステージ３３はそのコードに対してアドレ
ス計算処理をせず、そのＥＩＴをＲコード４３及びＦコ
ード４４に伝える。

（３，２，４）　ｒマイクロｌ？ＯＭアクセスステージ
」オペランドフェッチステージ（Ｆステージ）３４も処
理が大きく２つに分かれる。一方はマイクロｌｉｏ？１
のアクセス処理であり、特にＲステージ３６と称する。

他方はオペランドプリフェッチ処理であり、特にＯＦス
テージ３７と称する。Ｒステージ３６とＯＦステージ３
７とは必ずしも同時に動作するわけではなく、メモリア
クセス権が獲得できるか否か等に依存して独立に動作す
る。

Ｒステージ３６の処理であるマイクロＲＯＭアクセ入処
理は、Ｒコード４３に対して次のＥステージ３５での実
行に使用する実行制御コードであるＥコード４５を生成
するためのマイクロＲＯＭアクセスとマイクロ命令デコ
ード処理である。１つのＲコード４３に対する処理が２
つ以上のマイクロプログラムステップに分解される場合
、マイクロＲＯ？ＩはＥステージ３５で使用され、次の
Ｒコード４３はマイクロＲＯＭアクセス待ちになる。Ｒ
コード３４に対するマイクロＲＯＭアクセスが行われる
のは、その前のＥステージ３５での最後のマイクロ命令
実行の時である。本発明のデータ処理装置では、はとん
どの基本命令は１マイクロプログラムステツプで行われ
るため、実際にはＲコード４３に対するマイクロＲＯＭ
アクセスが次々と行われることが多い。

Ｒステージ３６で新たに検出するＥＩＴはない。Ｒコー
ド４３が命令処理再実行型のＥＩＴを示している時は、
そのＥＩＴ処理に対するマイクロプログラムが実行され
るので、Ｒステージ３６はそのＲコード４３に従ったマ
イクロ命令をフェッチする。Ｒコード４３が奇数アドレ
スジャンプトラップを示している場合、Ｒステージ３６
はそれをＥコード４５によって伝える。これはプリブラ
ンチに対するもので、Ｅステージ３５ではそのＥコード
４５で分岐が生じなければそのプリブランチを有効とし
て奇数アドレスジャンプトラップを発生する。

（３，２，５）　ｒオペランドフェッチステージ」オペ
ランドフェッチステージ（ＯＦステージ）３７はＦステ
ージ３４で行う上記の２つの処理の内のオペランドプリ
フェッチ処理を行う。

オペランドプリフェッチはＦコード４４を入力とし、フ
ェッチしたオペランドとそのアドレスをＳコード４６と
して出力する。１つのＦコード４４ではワード境界を跨
いでも良いが４バイト以下のオペランドストアチを指定
する。Ｆコード４４にはオペランドのアクセスを行うか
否かの指定も含まれており、Ａステージ３３で計算した
オペランドアドレス自体あるいは即値をＥステージ３５
に転送する場合にはオペランドプリフェッチは行わず、
Ｆコード４４の内容をＳコード４６として転送する。プ
リフェッチしようとするオペランドと、Ｅステージ３５
が書込み処理を行おうとするオペランドとが一致する場
合は、オペランドプリフェッチはメモリがら行わずバイ
パスして行う。また、ｌ１０ＩＪＩ域に対してはオペラ
ンドプリフェッチを遅延させ、先行命令がすべて完了す
るまで待ってオペランドフェッチを行う。

ＯＦステージ３７で検出されるＢＩＴには、バスアクセ
ス例外、アドレス変換例外、オペランドプリフェッチに
対するブレイクポイントヒントによるデバッグトラップ
がある。Ｆコード４４がデバッグトラップ以外のＢＩＴ
を示している時は、それをＳコード４６に転送し、オペ
ランドプリフェッチは行わない。Ｆコード４４がデバッ
グトラップを示している時は、そのＦコード４４に対し
てＨＩＴを示していない場合と同じ処理をすると共にデ
バッグトラップをＳコード４６に伝える。

（３，２，６）　ｒ実行ステージ」 実行ステージ（Ｅステージ）３５はＥコード４５及びＳ
コード４６を入力として動作する。このＥステージ３５
が命令を実行するステージであり、Ｆステージ３４以前
のステージで行われた処理は全てＥステージ３５のため
の前処理である。Ｅステージ３５でジャンプ命令が実行
されたり、あるいはＥＦＴ処理が起動されたりした場合
は、ＩＦステージ３１がらＦステージ３４までの処理は
全て無効化される。Ｅステージ３５はマイクロプログラ
ムにより制御され、Ｒコード４５に示されたマイクロプ
ログラムのエントリアドレスからの一連のマイクロプロ
グラムを実行することにより命令を実行する。

マイクロＲＯＭの読み出しとマイクロ命令の実行とはパ
イプライン化されて行われる。従ってマイクロプログラ
ムで分岐が起きた場合は、１マイクロステツプの空きが
できる。また、Ｅステージ３５はデータ演算部５６にあ
るストアバッファを利用して、４バイト以内のオペラン
ドストアと次のマイクロ命令実行をパイプライン処理す
ることもできる。

Ｅステージ３５では、Ａステージ３３で行ったレジスタ
及びメモリに対する書込み予約をオペランドの書き込み
後に解除する。

また、条件分岐命令がＥステージ３５で分岐を発した場
合は、その条件分岐命令に対する分岐予測が誤っていた
のであるから、分岐履歴の書換えを行う。

Ｅステージ３５で検出されるＥＩＴには、バスアクセス
例外、アドレス変換例外、デバッグトラップ、奇数アド
レスジャンプトラップ、予約機能例外、不正オペランド
例外、予約スタックフォーマット例外、ゼロ除算トラッ
プ、無条件トラップ、条件トラップ、遅延コンテキスト
トラップ、外部割込、遅延割込、リセット割込、システ
ム障害がある。

Ｅステージ３５で検出されたＥＩＴは全てＥＩＴ処理さ
れるが、Ｅステージ３５以前のＩＦステージ３１からＦ
ステージ３４の間で検出され、Ｒコード４３あるいはＳ
コード４６に反映されているＢＩＴは必ずしもＥＩＴ処
理されるとは限らない、　ＩＦステージ３１がらＦステ
ージ３４の間で検出されたが、先行の命令がＥステージ
３５でジャンプ命令が実行されたなどの原因でＥステー
ジ３５まで到達しなかったＢＩＴは全てキャンセルされ
る。そのＢＩＴを起こした命令はそもそも実行されなか
ったことになる。

外部割込及び遅延割込は命令の切れ目でＥステージ３５
に直接受は付けられ、マイクロプログラムにより必要な
処理が実行される。その他の各種ＢＩＴの処理はマイク
ロプログラムにより行われる。

（３，３）　ｒ各パイプラインステージの状態制御」パ
イプラインの各ステージは入力ラッチと出力ラッチとを
有し、他のステージとは独立に動作することを基本とす
る。各ステージは１つ前に行った処理が終わり、その処
理結果を出力ラッチから次のステージの入力ラッチに転
送し、自分のステージの入力ランチに次の処理に必要な
入力信号がすべて揃えば次の処理を開始する。

つまり各ステージは、１つ前段のステージから出力され
てくる次の処理に対する入力信号が全て有効となり、今
の処理結果を後段のステージの入力ラッチに転送して出
力ラッチが空になると次の処理を開始する。

各ステージが動作を開始する１つ前のクロックタイミン
グで入力信号が全て揃っている必要がある。入力信号が
揃っていない場合、そのステージは待ち状態（入力待ち
）になる、出力ランチから次のステージの入力ランチへ
の転送を行う場合には次のステージの入力ラッチが空き
状態になっている必要があり、次のステージの入力ラン
チが空きでない場合もパイプラインステージは待ち状態
（出力待ち）になる、必要なメモリアクセス権が獲得で
きなかったり、処理しているメモリアクセスにウェイト
が挿入されたり、その他のパイプラインコンフリクトが
生じると各ステージの処理自体（４）「パラメータ生成
処理」 本発明に係るデータ処理装置において、ＡＬＵ、バレル
シフタ等のオペレーションを指定したり、あるいはフラ
グのマスクを指定したりするパラメータ（以下、オペレ
ーション指定パラメータと称する）がどのように生成さ
れ、命令実行手段であるデータ演算部５６に渡されるか
について以下に説明する。

第５図は本発明のデータ処理装置の命令セットの内の一
例として、）ＩＯＶ、ＡＤＤ、ＳＵＢ、ＡＮＤ、ＯＲ，
Ｘ０Ｒ（７）各＾ＬＵ演算命令にについて、パラメータ
及びマスクされるフラグに関する情報及びオペレーショ
ンの内容を示す表である。

これらの命令は総て同一マイクロ命令により処理され、
詳細なオペレーションの指示はオペレーション指定パラ
メータにより行われる。なお、第５図の表中、′＊“は
Ｄｏｎ’　ｔ　Ｃａｒｅを、　ｍ″はマスク（但し、フ
ラグは変化しない）を、またフラグはＦがジェネラルを
、Ｘがキャリーを、■がオーバフローを、Ｌがローを、
ＭがＭＳＢを、Ｚがゼロをそれぞれ表す。

本発明のデータ処理装置のより詳細な構成を第３図のブ
ロック図に示す。

第３図において、５１は命令フェッチ部であり、具体的
には命令キューにて構成され、第２図のＩＦステージ３
１に相当する。

９２は、命令デコード用ＰＬＡ（Ｐｒｏｇｒａｍｍａｂ
ｌｅ　ＬｏｇｉｃＡｒｒａｙ）にて構成されている第１
デコーダである。

この第１デコーダ９２は、命令フェッチ部５１から与え
られる命令コードをデコードしてＤコード４１を構成す
る中間コード９３を生成すると共に、パラメータ切出し
回路９４に与えられるパラメータ切出し制御信号ＥＸＴ
ＣＮＴを出力する。

パラメータ切出し回路９４は、命令フェッチ部５１から
命令コードの一部が与えられ、これから第１デコーダ９
２から与えられるパラメータ切出し制御信号ＥＸＴＣＮ
Ｔに従ってパラメータ　（第２のビットフィールド）を
切出す。

なお、第１デコーダ９２とパラメータ切出し回路９４と
で命令デコード部５２を構成し、第２図のＤステージ３
２に相当する。

４１はＤコードであり、第１デコーダ９２から出力され
た中間コード９３及びパラメータ切出し回路９４から出
力されたパラメータをラッチするパラメータラッチ９５
にて構成される。

９６は、第１デコーダ９２と同様に命令デコード用ＰＬ
Ａ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ａｒｒａ
ｙ）にて構成されている第２デコーダである。この第２
デコーダ９６は、Ｄコード４１が与えられ、これをデコ
ードした結果をマイクロエントリアドレスラッチ９８及
びオペレーション指定パラメータ生成回路９９に与える
。

オペレーション指定パラメータ生成回路９９は、第２デ
コーダ９６から与えられるＰＡＲＭＣＮＴ信号及びＰＡ
ＲＭ信号（第１のビットフィールド）、更にパラメータ
ラッチ９５から与えられる信号ＰＡＲＭ−Ｄとからオペ
レーション指定パラメータＰＡＲＭ−１２を生成してオ
ペレーション指定パラメータラッチ１００へ出力する。

この第２デコーダ９６とオペレーションパラメータ生成
回路９９とによりオペランドアドレス計算部５４が構成
され、第２図のＡステージ３３に相当する。

マイクロエントリアドレスラッチ９８及びオペレージロ
ン指定パラメータラッチ１００にそれぞれラッチされて
いる内容はＲコード４３を構成する。

１０４は次マイクロアドレス選択回路であり、マイクロ
エントリアドレスランチ９８にランチされているマイク
ロエントリアドレスが与えられることにより、次に必要
なマイクロアドレスをマイクロＲＯＭ５５から読出して
マイクロ命令レジスタ１０６に記憶させる。

マイクロ命令レジスタ１０６は、その記憶内容であるマ
イクロ命令をマイクロ命令デコーダ１０７に与えると共
に、その一部を次マイクロアドレス選択回路１０４へ戻
す。

マイクロ命令デコーダ１０７は、マイクロ命令レジスタ
１０６から与えられるマイクロ命令のデコード結果とオ
ペレーション指定パラメータランチ１ｏ。

から与えられるオペレーション措定パラメータとからＥ
コード４５を生成して出力する。

以上の次マイクロアドレス選択回路１ｏ４．マイクロＲ
ＯＭ５５．マイクロ命令レジスタ１０６及びマイクロ命
令デコーダ１０７が第２図のＲステージ３６に相当する
。

Ｅコード４５はデータ演算部５６に与えられる。

そして、データ演算部５６では命令フェッチ部５１にフ
ェッチされた命令がＥコード４５に従って実行される。

このような本発明のデータ処理装置の動作について以下
に説明する。

命令フェッチ部５１から命令コードが出力されて、命令
デコード部５２内の第１デコーダ９２によりデコードさ
れると、そのデコード結果から中間コード９３及びパラ
メータ切出し制御信号ＥＸＴＣＮＴが生成される。

一方、命令フェッチ部５１から出力された命令コードの
一部がパラメータ切出し回路９４により切出され、その
結果がパラメータラッチ９５にラッチされる。パラメー
タ切出し回路９４によりいずれのビットが切出されるか
は、第１デコーダ９２がら出力されるパラメータ切出し
制御信号ＥＸＴＣＮＴにより制御される。

第６図は、パラメータ切出し制御信号ＥＸＴＣＮＴとこ
れに応じて切出されるパラメータとの関係を示す一覧表
である。

この第６図の表において、Ｄｏ。〜Ｉ）＋ｓは、命令フ
ェッチ部５１から出力された１６ビツトの命令コードで
あり、この１６ビツトの内から６ビツトのパラメータが
パラメータ切出し制御信号ＥＸＴＣＮＴの制御により第
６図の表に示す如く切出される。但し、１ｉＸＴＣＮＴ
信号が’１００’である場合には、前回ラッチしている
情報をそのまま保持し、書換えは行わない。

中間コード９３とパラメータラッチ９５との内容はＤコ
ード４１としてＡステージ３３に送られる。また、中間
コード９３とパラメータラッチ９５との内容は第２デコ
ーダ９６によりデコードされ、マイクロエントリアドレ
スが生成される。このマイクロエントリアドレスは、マ
イクロエントリアドレスランチ９８にラッチされる。

一方、第２デコーダ９６の出力結果の一部とパラメータ
ラッチ９５の内容とからオペレーション指定パラメータ
生成回路９９によりオペレーション指定パラメータが生
成され、その結果がオペレーション指定パラメータラン
チ１００にラッチされる。

マイクロエントリアドレスラッチ９８の内容とオペレー
ション指定パラメータラッチ１００の内容とはＲコード
４３としてＲステージ３６に送られる。

オペレーション指定パラメータ生成回路９９について以
下に詳述する。第８図はオペレーション指定パラメータ
生成回路９９の構成を示すブロック図である。

オペレーション指定パラメータ生成回路９９では、パラ
メータラッチ９５のラッチ内容ＰＡｌｌ？Ｉ−［１と、
第２デコーダ９６から出力される５ビツトのＰＡＲＭ信
号８２及び１ビツトのＰＡＲＭＣＮＴ信号８６とが入力
され、オペレーション指定パラメータＰＡＲＭ−Ｒ８５
が生成される。ＰＡＲＭ信号８２の内、第Ｏビットから
第２ビツトまでの３ビツトはそのままＰＡＲＭ−Ｒ信号
８５となる。

一方、ＰＡＲ阿ＣＮＴ信号８６がｌ”である場合は、Ｄ
コード４１のパラメータラッチ９５の出力であるＰＡＲ
Ｍ−Ｄ信号８４の第２ビツトと第３ビツトとがＰＡＲＭ
−Ｒ信号８５の下位２ピントとなり、ＰＡＲＭＣＮＴ信
号８６が“０”である場合は、ＰＡＲＭ信号８２の第３
ビツトと第４ビツトとがＰＡＲＭ−Ｒ信号８５の下位２
ビツトとなる０両者の選択はＰＡＲＴＩＣＮＴ信号８６
により制御されるマルチプレクサ（ＭＬＩＸ）８３で行
われる。

このようにしてＰＡＲＭ−Ｒ信号８５が生成される。こ
れが第３図に示すＲコード４３中のオペレーション指定
パラメータラッチ１００の内容となる。

次マイクロアドレス選択回路１０４はマイクロエントリ
アドレスラッチ９８の内容に従って、マイクロＲＯＭ５
５からマイクロ命令を読出す。読出されたマイクロ命令
はマイクロ命令レジスタ１０６にランチされる。このラ
ッチされたマイクロ命令レジスタ１０６の内容はマイク
ロデコーダ１０７へ渡される。

また、マイクロ命令レジスタ１０６にラッチされている
マイクロ命令の一部は次マイクロアドレス選択回路１０
４に戻され、次に読出されるマイクロ命令アドレスを決
定するのに用いられる。

マイクロ命令デコーダ１０７へは、オペレーション指定
パラメータラッチ１００の内容も渡される。

マイクロ命令デコーダ１０７は、マイクロ命令レジスタ
１０６の内容とオペレーション指定パラメータラッチ１
００の内容とをデコードする。このデコード結果はデー
タ演算部５６の制御信号群であるＥコード４５になる。

Ｅコード４５はデータ演算部５６に渡され、これに従っ
てデータ演算部５６において演算が行われる。

第５図に、−例としてＭＯＶ命令（転送）、　ＡＤ［＋
命令（加算）、　ＳＯＢ命令（減算）、　ＡＮＤ命令（
論理積）。

ＯＲ命令（論理和）＋　ＸＯＲ命令（排他的論理和）の
オペレーション指定パラメータと６つのフラグ（Ｆフラ
グ、Ｘフラグ、Ｖフラグ、しフラグＪフラグ、Ｚフラグ
）に対するマスク情報及びＡＬＩＩでのオペレーシッン
情報の一覧表を示す。

これらの命令はすべて同一のマイクロ命令によって実行
される。＾ＬＵでのオペレーション指定及び演算結果に
対してフラグを変化させるが否かの指定は、オペレーシ
ョン指定パラメータにより行われる。

オペレーション指定パラメータ生成の手順について、Ｍ
ＯＶ命令を一例として以下に説明する。

第４図にフォーマットが異なる３種のＭＯＶ命令のビッ
ト割付けを示す。

門ＯＶ：Ｇ、　ＭＯＶ：Ｑ　　ＭＯＶ：ＬはそれぞれＧ
−ｆｏｒｍａｔ　　Ｑｆｏｒｍａｔ、　Ｌ−ｆｏｒｍａ
ｔのＭＯＶ命令である。各フォーマットによってビット
割付けが大きく異なっている。

第７図に、各命令処理時のＥＸＴＣＮＴ信号、パラメー
タラッチ９５にラッチされるＤコード４１のパラメータ
値、第２デコーダ９６から出力されるＰＡＲＭ信号８２
及びＰＡＲＭＣＮＴ信号８６の一覧表を示す。

ＭＯＶ：Ｇ命令では、命令コードの一部と第２デコーダ
９６から出力されるＰＡＲＭ（８号８２とが合成されて
オペレーション指定パラメータが生成され、ＭＯＶ：（
１命令及びＭＯＶ：Ｌ命令ではＰＡＲＭ（８号８２のみ
でオペレーション指定パラメータが生成される。このよ
うに、ピント割付けが異なる３種のフォーマントの命令
で同一のオペレーション指定パラメータ（”１００１０
”）が指定され、同一のマイクロ命令で処理される。

ここでは、ＭＯＶ命令を一例として挙げたが、その他の
多くの命令についても同様の処理が行える。

従ってマイクロＲＯＭ５５の容量、換言すれば面積を大
幅に削減することができる。

また、オペレーション指定パラメータ生成回路９９では
上述の如く、命令コードの一部をパラメータにすること
が出来るようになっている。ＡＮＤ命令、　ＯＲ命令、
　ＸＯＲ命令を例に挙げて説明する。

これらの命令は上述のように、同一のマイクロ命令によ
り実行することが出来る。また、ＡＮＤ命令、　ＯＲ命
令及びＸＯＲ命令は、命令コードの内のほとんどのビッ
トパターンが同一で、２ビツトだけが異なっている。そ
の２ビツトのフィールドがＡＮＤ命令では“００“に、
ＯＲ命令では°０１”に、ＸＯＲ命令では“１０”にな
っている。

従って、第５図に示したように、この２ビツトの値をオ
ペレーションパラメータ生成回路９９によりオペレーシ
ョン指定パラメータの下位２ビツトとして書換えれば、
３種の命令を第２デコーダ９６の同一の積項線でデコー
ドすることができる。換言すれば、ＡＤＤ命令とＳＵＢ
命令、あるいはその他の命令で同様の処理を行うことが
可能である。これにより、命令コードの一部をパラメー
タとすることにより第２デコーダ９６の面積を削減する
ことができる。

なお上記実施例では、命令のデコードを第１デコーダ９
２と第２デコーダ９６との２段階で行っているため、命
令を実行する命令実行手段（データ演算部５６）と、命
令実行手段により実行されるべき機械語命令の命令コー
ドをデコードし、その結果に応じて第１のビットフィー
ルドを生成する命令デコード手段（第１デコーダ９２）
と、命令コードの一部あるいは全部を第２のビットフィ
ールドとして切出す切出し手段（パラメータ切出し回路
９４）と、命令デコード手段により生成された第１のビ
ットフィールドと、切出し手段により切出された第２の
ビットフィールドとの内のいずれか一方を選択し、命令
実行手段に対する実行制御情報となるパラメータの一部
または全部として出力するパラメータ生成手段（オペレ
ーション指定パラメータ生成回路９９）とを備える構成
としている。

しかし、これは本発明のデータ処理装置が上述の如く、
命令のデコードを第１デコーダ９２と第２デコーダ９６
との２段階で行っているためであり、命令のデコードを
１段階で行う一般的な構成のデータ処理装置にも本発明
は適用可能である。その場合には、命令を実行する命令
実行手段（データ演算部５６）と、命令実行手段により
実行されるべき機械語命令の命令コードをデコードし、
その結果に応じてビットフィールドを生成する命令デコ
ード手段（第１デコーダ９２）と、前記命令デコード手
段により生成されたビットフィールドと前記命令コード
の一部とのいずれか一方を選択し、前記命令実行手段に
対する実行制御情報となるパラメータの一部または全部
として出力するパラメータ生成手段（オペレーション指
定パラメータ生成回路９９）とを備える構成とすればよ
い。

また、上記実施例では一旦りコードパラメータＰＡＲＭ
−Ｄを生成してからオペレーション指定パラメータの生
成を行っているが、命令コードからオベレーション指定
パラメータの一部を直接生成するようにしてもよい。

また、上記実施例では、パラメータの一部がデコーダ出
力に固定されているが、パラメータの総てを命令コード
から切出したパラメータと命令デコード結果の選択結果
とにより設定するようにしてもよい。

また、オペレージ目ン指定パラメータについて、デコー
ド結果と命令コードとの複数の組合せパターンを予め設
定しておいて、それを選択できるようにしてもよい。

また、上記実施例では＾ＬＵのオペレーション指定及び
フラグマスクの指定をオペレーション指定パラメータで
行っているが、バレルシフタ等の他の演算器のオペレー
ション指定あるいはサイズの指定をオペレーション指定
パラメータを用いて行ってもよい。

〔発明の効果〕

以上に詳述した如く、本発明のデータ処理装置では、命
令コードから切出したパラメータと命令をデコードした
結果とを選択１合成してオペレーション指定パラメータ
を生成することにより、命令フォーマントが異なる同一
の命令に対して同一のマイクロプログラムで演算実行が
可能となるので、マイクロＲＯＭ及びデコーダのサイズ
を削減することが可能になる。

【図面の簡単な説明】

第１図は本発明に係るデータ処理装置の全体構成を示す
ブロック図、第２図は本発明のデータ処理装置のパイプ
ラインステージの概要を示す模式図、第３図は本発明の
データ処理装置のより詳細な構成を示すブロック図、第
４図は本発明のデータ処理装置のＭＯＶ命令の命令コー
ドを示す模式図、第５図は本発明のデータ処理装置の命
令のパラメータ等の情報を示す模式図、第６図は本発明
のデータ処理装置のＤコードパラメータを示す模式図、
第７図は本発明のデータ処理装置の３種のフォーマント
のＭＯＶ命令のＤコードを示す模式図、第８図は本発明
のデータ処理装置のオペレーション指定パラメータ生成
部の構成を示すブロック図、第９図は本発明のデータ処
理装置のメモリ上での命令コードのビット配列を示す模
式図、第１０図がら第１８図は本発明のデータ処理装置
の命令フォーマントを示す模式図、第１９図がら第３２
図は本発明のデータ処理装置のアドレッシングモードを
説明するための模式図、第３３図は本発明のデータ処理
装置の命令フォーマットの特徴を示す模式図、第３４図
は従来のデータ処理装置の構成を示す模式図である。 ５６・・・データ演算部　　９２・・・第１デコーダ９
４・・・パラメータ切出し回路　　９９・・・オペレー
ション指定パラメータ生成回路 なお、各図中同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）命令を実行する命令実行手段と、 該命令実行手段により実行されるべき機械 語の命令コードをデコードし、その結果に応じてビット
   フィールドを生成する命令デコード手段と、 前記命令デコード手段により生成されたビ ットフィールドと前記命令コードの一部とのいずれか一
   方を選択し、前記命令実行手段に対する実行制御情報と
   なるパラメータの一部又は全部として出力するパラメー
   タ生成手段と を備えたことを特徴とするデータ処理装置。
2. （２）命令を実行する命令実行手段と、 該命令実行手段により実行されるべき機械 語の命令コードをデコードし、その結果に応じて第１の
   ビットフィールドを生成する命令デコード手段と、 前記命令コードの一部又はは全部を第２の ビットフィールドとして切出す切出し手段と、前記命令
   デコード手段により生成された第 １のビットフィールドと、前記切出し手段により切出さ
   れた第２のビットフィールドとの内のいずれか一方を選
   択し、前記命令実行手段に対する実行制御情報となるパ
   ラメータの一部又は全部として出力するパラメータ生成
   手段と を備えたことを特徴とするデータ処理装置。