JPH02155056A - キャッシュメモリコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャッシュメモリコントローラに関するもので
ある。

〔従来の技術の説明〕

従来のキャッシュメモリコントローラの内部ブロック図
を第５図に、そのキャッシュメモリコントローラを用い
た情報処理システムの構成を第６図に示す。この図面は
本発明を説明するためのものであり、実際のシステムと
は異なる点がある。

第５図において、１′は従来のキャッシュメモリコント
ローラを、２は主記憶装置（以下システムメモリと称す
。）からの出力データが安定出力されたことを示すレデ
ィ信号（以下システムレディ信号と称す。）、３はキャ
ッシュメモリコントローラから中央処理装置にして出力
するレディ信号（以下ＣＰＵレディ信号と称す、）、４
は動作タイミングを規定するクロック入力、５′はキャ
ッシュメモリコントローラの動作を規定するタイミング
発生回路、１０は５′によって生成されたタイミング信
号を表わしている。（タイミング信号は１２のＣＰＵの
インタフェース制御回路と１３のキャッシュメモリイン
タフェース回路と１４のシステムメモリインタフェース
制御回路に印加される。この図では１本の線で表わして
いるが実際には多数の信号線から構成される。）１２は
ＣＰＵインタフェース制御回路で１５．１６．１７の中
央処理装置からのアＥレス信号、メモリライト信号、メ
モリリード信号を受ける部分である。１３はキャッシュ
メモリインタフェース制御回路で、１８゜１９．２０の
キャッシュメモリアドレス信号、キャッシュメモリのラ
イト信号、キャッシュメモリのリード信号を制御する部
分である。１４はシステムメモリインタフェース制御回
路で、２１゜２２．２３のシステムメモリアドレス信号
、システムメモリのライト信号、システムメモリのリー
ド信号を制御する部分である。２は１２，１３゜１４の
ＣＰＵインタフェース制御回路、キャッシュメモリイン
タフェース制御回路、システムメモリインタフェース制
御回路間でデータの受渡しを行うためのキャッシュメモ
リコントローラの内部バスを表わしている。

第６図において第５図と同じ番号は同じ機能部分を表わ
すものとする。２５は情報処理システムのデータバスを
、２６はクロック発生回路を表わしている。２７はアド
レスデコーダおよびレディ制御回路で２１のシステムア
ドレスにのったアドレスをデコードし、２９−１’　、
２９−２’　のシステムメモリを選択する信号２７−１
，２７−２ヲ出力し、かつそのシステムメモリのアクセ
スタイムに依存したレディ信号２を出力する部分である
。２８はキャッシュメモリを、３３は中央処理装置を表
わしている。

従来のキャッシュメモリコントローラのシステムメモリ
からキャッシュメモリへの転送動作（以後、リプレース
動作と称する。）を第７図のタイミング図を用いて説明
する。従来のキャッシュメモリコントローラでは、リプ
レース動作は固定されたモードで動作する。ただし、動
作モードとしては、キャッシュメモリコントローラの仕
様に依存しているので、ここでは、最も汎用的なリプレ
ース動作を説明する。（以後ノーマルリプレースと称す
る。）第７図において、４のクロック信号には説明を容
易にするためにＲＴＩ、ＲＴ２゜ＲＴ３の仮想的な名前
を付けておく。また、リプレース動作はいくつかのシス
テムメモリ領域に対して繰り返し実行されるがその１領
域分のリプレース動作を１００−１，１００−２として
表わしている。キャッシュメモリコントローラがリプレ
ース動作に入ると、ＲＴＩの立上がりでシステムアドレ
スとキャッシュアドレスを出力し、また２３のシステム
リード信号をアクティブとし、システムメモリに読み出
し動作を行わせる。これに対シて２７のアドレスデコー
ダおよびレディ制御回路は２９−１’　　　２９−２’
のシステムメモリのアクセスタイムに依存したシステム
レディ信号２を返すことになる。１′のキャッシュメモ
リコントローラはＲＴ２の立ち下がりで２のシステムレ
ディ信号をサンプルし、インアクティブの場合、もう−
度ＲＴ２のサイクルに入る。ＲＴ２の立ち下がりでシス
テムレディ信号がアクティブとなると、システムメモリ
の出力が安定したので１９のキャッシュライト信号をア
クティブとして２８のキャッシュメモリへ２５のデータ
バス上のデータ、すなわちシステムメモリ２９−１’ま
たは２９−２′の内容を書込ませる。ＲＴ３の立ち下が
りで２３のシステムメモリリード信号と１９のキャッシ
ュメモリライト信号をインアクティブとし、１領域分の
リプレース動作を完了する。同時にリプレース動作の終
了をチエツクし、未了の場合は、再びＲＴＩのサイクル
に戻すことによってリプレース動作を行ってゆく。１０
−１はシステムレディ信号が１回目のＲＴ２の立ち下が
りでアクティブであり、ＲＴ２サイクルが１回しか入ら
ない場合の動作を示したものであり、１００−２はシス
テムレディ信号が１回目のＲＴ２の立ち下がりでインア
クティブであり、ＲＴ２サイクルが２回入った場合の動
作を示したものである。

また、別な仕様のキャッシュメモリコントａ　−ラでは
、外部メモリとしてリプレース動作時は高速にアクセス
可能な外部メモリを要求し、リプレース動作のタイミン
グをキャッシュメモリコントローラ自身が生成するもの
もある。ここでは、スタティックカラムモードと呼ばれ
るＤＲＡＭを対象とした転送タイミングを持つキャッシ
ュメモリコントローラについて説明する。通常のＤＲＡ
Ｍにおいてアドレス入力は、行アドレスと列アドレスの
２回入力するこ・とによって行われるが、スタテイ、タ
カラムモードＤＲＡＭとは、２回目以降のメモリへ印加
するアドレスの行アドレスが前回の行アドレスと同じ場
合は、列アドレスを入力するだけでアドレス指定が可能
なりＲＡＭのことである。従って、同一行アドレスに対
するアクセスは、通常のＤＲＡＭよりも高速に行うこと
が可能となる。リプレース動作は、あるメモリ領域に対
して行われるが、このメモリ領域を同じ行アドレスにな
るようにしておけば、リプレース動作時、スタティック
カラムモードを利用して列アドレスのみを入力すれば良
いことになり、高速にリプレース動作を行わせることが
可能になる。このような仕様のキャッシュメモリコント
ローラの動作を第８図を用いて説明する。ここでは、説
明を容易にするためにクロックＲＴＩ、ＲＴ２．ＲＴ３
とＢＴＩ、Ｂｒ３の仮想的な名前を付けることにする。

リプレース動作が開始すると、２１のシステムアドレス
と１８のキャッシュアドレスが出力され、また２３のシ
ステムリード信号がアクティブとなる。最初のリプレー
ス動作ではスタテイ。

タカラムモードが使用できないので（リプレース時のシ
ステムアドレスが直前のシステムアドレスと同一行アド
レスである保証はない。）、ノーマルリプレース動作と
同様にして、２のシステムレディ信号を監視し、アクテ
ィブとなると、１９のキャッシュライト信号を７クテイ
ブとし、リプレースを行わせる。これが１０１−１で示
している動作である。次のリプレースメモリ領域に対ス
るリプレース動作は１０１−２、その次のリプレースメ
モリ領域に対するリプレース動作を１０１−３で示して
いる。ここでは、２回目、３回目のリプレース動作なの
で、１０１−１と同じ行アドレスであることが保証され
ているので、スタティックカラムモードを利用すること
が可能である。ＢＴｌの立上がりでシステムアドレス２
１とキャッシュアドレス１８が出力され、またシステム
リード信号２３がアクティブとなる。Ｂｒ３の立上がり
でキャッシュライト信号１９をアクティブとし、キャッ
シュメモリ２８へ書込みを行わせる。（もちろんこの場
合、Ｂｒ３の立上がりでシステムメモリの出力データが
安定していなければならないので、Ｂｒ２の立上がりま
でにスタティックカラムモードでの列アドレス印加から
データ出力までのアクセス時間がこのタイミングに合う
ものを選定しなければならない、）ここでは、このよう
なリプレース動作をバーストリプレース動作と呼ぶ。バ
ーストリプレース動作では、ノーマルリフレース動作に
比べてリプレース時間を短縮できるメリットがある。

〔発明が解決しようとする課題〕

キャッシュメモリコントローラとしてその動作効率を考
えると、バーストリプレース動作が好ましいが、一般の
情報処理システムでは、そのシステムメモリすべてをバ
ーストリプレース動作可能なメモリへ置き換えることは
不可能である。例えば、情報処理システムにはＲＯＭを
搭載するものがあり、ＲＯＭは上記バーストリプレース
動作に適合しないからである。

このような従来のキャッシュメモリコントローラでは、
リプレース動作の動作モードが一つしかないために、バ
ーストリプレースが適用できないメモリは、キャッシュ
動作の範囲からはずす必要があり、この領域では、キャ
ッシュメモリの効果を受けることができないという問題
点があった。

また、ノーマルリプレース動作を用いれば、すべてのメ
モリ領域に対してキャッシュメモリの効果を受けさせる
ことができるが、バーストリプレース動作できる領域に
対してもノーマルリプレース動作を行わなければならず
、リプレース動作を遅いものにしていた。リプレース動
作が高速でないことは、すなわちシステムの処理能力の
低下を意味しているものである。

〔課題を解決するための手段〕

本発明によるキャッシュメモリコントローラは、ノーマ
ルリプレース動作をサポートするタイミング制御回路と
、バーストリプレース動作をサポートするタイミング制
御回路と、そのタイミング制御回路を選択するための外
部端子を有している。

〔実施例１〕 第１図に本発明によるキャッシュメモリコントローラの
一実施例の内部ブロック図を示す、、１は本発明による
キャッシュメモリコントローラ、２はシステムレディ信
号、３はＣＰＵレディ信号、４は動作タイミングを規定
するクロック入力、５−１．５−２はキャッシュメモリ
コントローラの動作を規定するタイミング発生回路でそ
れぞれノーマルリプレース動作を制御するタイミング制
御回路、バーストリプレース動作を制御するタイミング
制御回路を表わしている。６−１．８−２は５−１．５
−２のノーマル／バーストリプレースタイミング制御回
路のタイミング信号を、また７−１，７−２はノーマル
／バーストリプレースタイミング制御回路からのＣＰＵ
レディ信号を表わしている。８，９はデータセレクタで
、６−１．６−２および７−１，７−２の信号を切換え
ることによってキャッシュメモリコントローラの動作を
切換える部分である。１０は８のデータセレクタによっ
て選択されたタイミング信号を表わしている。１１は８
，９のデータセレクタ用の切換え信号で、この例ではこ
の信号がアクティブの場合ノーマルリプレースが、イン
アクティブの場合は、バーストリプレースが選択される
。１２〜２４は従来例と同じものを表わしている。

第２図は、本発明によるキャッシュメモリコントローラ
を用いた情報処理システムの構成を表わしたものである
。第６図の従来のキャッシュメモリコントローラを用い
た情報処理システム構成との違いは、１１のリプレース
動作モードの選択信号を２７−１のシステムメモリのア
ドレスデコード信号から供給している点である。また２
９−１はシステムメモリの内ノーマルリプレースを行ウ
メモリを、２９−２はバーストリプレースを行うメモリ
を表わしている。（第６図ではそのような区別がなかっ
た。）リプレース動作は１１のリプレース動作切換え信
号の状態によって異なる。すなわち、１１のリプレース
動作切換え信号がアクティブの場合は、５−１のノーマ
ルリプレースタイミング制御回路の制御線が選択されて
いるために、ノーマルリプレース動作が実行され、１１
のリプレース動作切換え信号がインアクティブの場合は
、５−２のバーストリプレースタイミング制御回路の制
御線が選択されているために、バーストリプレース動作
が実行されることになる。５−１のノーマルリプレース
タイミング制御回路、５−２のバーストリプレースタイ
ミング制御回路の動作は従来例のものと同じとする。（
第７図、第８図参照）したがって、リプレースメモリ領
域が２９−１（７）ノーマルリプレース対象メモリの場
合では２７−１のメモリセレクト信号がアクティブとな
っており、キャッシュメモリコントローラはノーマルリ
プレースを行うことになる。また、リプレースメモリ領
域が２９−２のバーストリプレース対象メモリの場合で
は２７−２のメモリセレクト信号がアクティブ、すなわ
ち２７−１のメモリセレクト信号はインアクティブとな
っており、キャッシュメモリコントローラはバーストリ
プレースを行うことになる。

〔実施例２〕 第３図に第２の実施例におけるキャッシュメモリコント
ローラの内部ブロック図を示す。この図はマイクロプロ
グラムと呼ばれる方法でキャッシュメモリコントローラ
を実現したものである。

１、〜４，１０〜２４までは第１の実施例と同じ機能の
ものを表わしている。３０はマイクロプログラムでキャ
ッシュメモリコントローラの動作を規定し、３２０制御
線を通して３１の制御回路でキャッシュメモリコントロ
ーラの動作を制御している。また、マイクロプログラム
は第４図に示したフローのプログラムが格納されている
。第４図をもとに、このマイクロプログラムによるリプ
レース動作を説明する。マイクロプログラムのステップ
を表わすためにＲＴＩ、ＲＴ２．ＲＴ３およびＢＴＩ、
ＢＴ２およびＮＴＩ、ＮＴ２．ＮＴ３の仮想的な名前を
付けて説明を容易にしている。

（それぞれ、リプレーススタートサイクル、バ−ストリ
プレースサイクル、ノーマルリプレースサイクルを意味
している。）また↑／↓の記号で各サイクルのクロック
信号の立上がり／立ち下がりを表現している。リプレー
ス動作に入ると、ＢＴ１↑で２１のシステムアドレスと
１８のキャッシュアドレスが出力され、また２３のシス
テムリード信号がアクティブとなる。ＲＴ１↓、ＲＴ２
↑は時に何も処理を行わない。ＲＴ２↓で２のシステム
レディ信号をサンプルし、システムメモリのデータが安
定出力されたかどうかをチエツクする。この信号がイン
アクティブの場合は、再度ＲＴ２サイクルに入る。アク
ティブの場合は次のサイクルに入り、ＲＴ３↑で１９の
キャッシュライト信号をアクティブとし、２８のキャッ
シュメモリへデータを書込む。ＲＴ３↓でキャツシュラ
イト信号１９／システムリード信号２３をインアクティ
ブにし最初のリプレースサイクルを終了するとともに、
１１のリプレース動作選択信号をサンプルし、次のリプ
レースサイクルがノーマルリプレースか、バーストリプ
レースかを判断する。

ソノ結果、バーストリプレース動作が指定（１１のセレ
クト信号がインアクティブの場合）されている場合は、
ＢＴＩのサイクルに入り、ノーマルリプレース動作が指
定（１１のセレクト信号がアクティブの場合）されてい
る場合は、ＮＴＩのサイクルに入ることになる。ＢＴＩ
のサイクルに入ると、ＢＴＩ↑で２１のシステムアドレ
ス、１８のキャッシュアドレスを出力し、２３のシステ
ムリード信号をアクティブにする。ＢＴ２↑で１９のキ
ャッシュライト信号をアクティブとし、２８のキャッシ
ュメモリへデータを書込む。ＢＴ２↓でキャッシュライ
ト信号１９／システムリード信号２３をインアクティブ
とし、バーストリプレースサイクルを終了するとともに
、リプレースが終了かどうかをチエツクし、リプレース
未了の場合、ＢＴＩのサイクルへ戻る。またノーマルリ
プレースが指定されＮＴＩ↑のサイクルになった場合は
、２１のシステムアドレス、１８のキャッシュアドレス
を出力し、２３のシステムリード信号をアクティブにす
る。ＮＴ２↓のシステムレディ信号をサンプルし、シス
テムメモリのデータが安定出力されたどうかをチエツク
する。この信号がインアクティブの場合は、再度ＮＴ２
サイクルに入る。

アクティブの場合は、次のサイクルに入り、ＮＴ３↑で
１９のキャッシュライト信号をアクティブとし、２８の
キャッシュメモリへデータを書込ム。

ＮＴ３↓でキャツシュライト信号１９／システムリード
信号２３をインアクティブにし最初のリプレースサイク
ルを終了するとともに、リプレースが終了がどうかをチ
エツクし、リプレース未了の場合Ｎ　Ｔ　１のサイクル
へ戻る。

〔発明の効果〕

このようにキャッシュメモリコントローラにノーマルリ
プレースタイミング制御回路とバーストリプレースタイ
ミング制御回路と、さらにどちらのリプレース動作モー
ドを使用するかをダイナミックに切換える外部端子を有
することによって情報処理システムに含まれるすべての
メモリをキャッシュ範囲に含めることが可能になり、か
つバーストリプレース動作できるメモリ領域に対しては
バーストリプレース動作を行なわせることができ、最適
なリプレース動作環境を提供することができる、すなわ
ちシステムの処理能力を最大限に引出すことができるよ
うになるという効果がある。

【図面の簡単な説明】

第１図は本発明によるキャッシュメモリコントローラの
一実施例の機能ブロック図である。第２図は本発明によ
るキャッシュメモリコントローラを搭載した情報処理シ
ステムの構成図を表わしている。第３図は本発明の第２
の実施例としてマイクロプログラムによる制御を行って
いるキャッシュメモリコントローラの内部機能ブロック
図を表わしている。第４図は第３図におけるマイクロプ
ログラムに格納され、キャッシュメモリコントローラの
機能を実現するマイクロプログラムの例である。第５図
は従来のキャッシュメモリコントローラの機能ブロック
図、第６図はそれを搭載した情報処理システムの構成例
を表わしている。第７図、第８図はノーマルリプレース
およびバーストリプレース動作の動作タイミング図を表
わしている。 １・・・・・・本発明によるキャッシュメモリコントロ
ーラ、１′・・・・・・従来技術によるキャッシュメモ
リコントローラ、２・・・・・・システムレディ信！、
３・・・・・・ＣＰＵレディ信号、４・・・・・・クロ
ック信号、５−１・・・・・・ノーマルリプレースタイ
ミング制御回路、５−２・・・・・・バーストリプレー
スタイミング制御回路、５′・・・・・・タイミング制
御回路（従来技術による）、６−１・・・・・・ノーマ
ルリプレースタイミング制御信号、６−２・・・・・・
バーストリプレースタイミング制御信号、７−１・・・
・・・ノーマルリプレースタイミング制御回路からのＣ
ＰＵレディ信号、７−２・・・・・・バーストリプレー
スタイミング制御回路からのＣＰＵレディ信号、８・・
・・・・データセレクタ（リプレースタイミング制御信
号選択用）、９・・・・・・データセレクタ（ＣＰＵレ
ディ信号選択用）、ｌＯ・・・・・・リプレースタイミ
ング制御信号、１１・・・・・・リプレース動作選択信
号、１２・・・・・・ＣＰＵインタフェース制御回路、
１３・・・・・・キャッシュメモリインタフェース制御
口Ｌ１４・・団・システムメモリインタフェース制御回
路、１５・・・・・・アドレスバス（ＣＰＵが出力する
アドレス信号）、１６・・・・・・メモリライト信号、
１７・・・・・・メモリリード信号、１８・・・・・・
キャッシュアドレス、１９・・・・・・キャッシュライ
ト信号、２０・・・・・・キャッシュリード信号、２１
・・・・・・システムアドレス、２２・・・・・・シス
テムライト信号、２３・・・・・・システムリード信号
、２４・・・・・・キャッシュメモリコントローラ内部
バス、２５・・・・・・データバス、２６・・・・・・
クロック発生回路、２７・・−・・・アドレスデコーダ
およびレディ制御回路、２７−１・・・・・・システム
メモリセレクト信号（ノーマルリプレースメモリ領域）
、２７−２・・・・・・システムメモリセレクト信号（
バーストリプレースメモリ領域）、２８・・・・・・キ
ャッシュメモ！Ｊ、２９−１・・・・・・システムメモ
リ（ノーマルリプレースメモｕ領域）、２９−２・・・
・・・システムメモリ（バーストリプレースメモリ領域
）、３０・・・・・・マイクロプログラム、３１・・・
・・・制御回路（マイクロプログラム用）、３２・・・
・・・制御線（マイクロプログラム→制御回路）、３３
・・・・・・中央処理装置（ＣＰＵ）、１００−１・・
・・・・ノーマルリプレース動作における最初のリプレ
ースサイクル、１００−２・・・・・・ノーマルリプレ
ース動作における２回目のリプレースサイクル、１０１
−１・・・・・・バーストリプレース動作における最初
のリプレースサイクル、１０１−２・・・・・・バース
トリプレース動作における２回目のリプレースサイクル
、１０１−３・・・・・・バーストリプレース動作にお
ける３回目のリプレースサイクル 代理人　弁理士　　内　原　　　晋

Claims (1)

【特許請求の範囲】
1. 外部から供給される主記憶装置の出力データが安定した
   ことを表わすレディ信号を監視し、主記憶装置の動作速
   度と同期を取りながら主記憶装置からキャッシュメモリ
   へデータ転送を行うタイミング制御回路と、キャッシュ
   メモリコントローラ自身が特定の手順に従って主記憶装
   置からキャッシュメモリへデータを転送するタイミング
   制御回路とを有し、該転送タイミング制御回路のどちら
   を使用するかを切換える外部端子を有することを特徴と
   するキャッシュメモリコントローラ。