JPH01102664A - 初期プログラムロード方式 - Google Patents
初期プログラムロード方式Info
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- JPH01102664A JPH01102664A JP25825687A JP25825687A JPH01102664A JP H01102664 A JPH01102664 A JP H01102664A JP 25825687 A JP25825687 A JP 25825687A JP 25825687 A JP25825687 A JP 25825687A JP H01102664 A JPH01102664 A JP H01102664A
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- JP
- Japan
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- ipl
- memory
- program
- control memory
- control
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
情報処理装置の運用プログラムが格納され制御メモリへ
のＩＰＬ方式に関し、 情報処理装置自身によりＩＰＬが行えるようにすること
を目的とし、 − 情報処理装置の運用プログラムが格納され名制御メモリ
にＩＰＬを行うＩＰＬロード方式において、ＩＰＬ時に
制御メモリにロードされるプログラムが格納される不揮
発性のプログラムメモリと、プログラムメモリの内容を
制御メモリに格納するＩＰＬプログラムを格納するＩＰ
Ｌ制御メモリと、ＩＰＬ時はＩＰＬ制御メモリの内容を
制御メモリに格納し、ＩＰＬ終了後は制御メモリの内容
を実行する制御手段を設けて、情報処理装置自身により
ＩＰＬを行うように構成する。
のＩＰＬ方式に関し、 情報処理装置自身によりＩＰＬが行えるようにすること
を目的とし、 − 情報処理装置の運用プログラムが格納され名制御メモリ
にＩＰＬを行うＩＰＬロード方式において、ＩＰＬ時に
制御メモリにロードされるプログラムが格納される不揮
発性のプログラムメモリと、プログラムメモリの内容を
制御メモリに格納するＩＰＬプログラムを格納するＩＰ
Ｌ制御メモリと、ＩＰＬ時はＩＰＬ制御メモリの内容を
制御メモリに格納し、ＩＰＬ終了後は制御メモリの内容
を実行する制御手段を設けて、情報処理装置自身により
ＩＰＬを行うように構成する。
本発明は、情報処理装置の初期プログラムロード（Ｉ
Ｐ Ｌ ： Ｉｎ１ｔｉａｌ ｐｒｏｇｒａｍ １ｏａ
ｄ）方式、時に、情報処理装置の運用プログラムが格納
される制御メモリへのＩＰＬ方式に関する。
Ｐ Ｌ ： Ｉｎ１ｔｉａｌ ｐｒｏｇｒａｍ １ｏａ
ｄ）方式、時に、情報処理装置の運用プログラムが格納
される制御メモリへのＩＰＬ方式に関する。
〔従来の技術〕
情報処理装置が稼動するときは、稼動に先き立って、情
報処理装置の運用プログラムが格納される制御メモリに
ＩＰＬが行われる。
報処理装置の運用プログラムが格納される制御メモリに
ＩＰＬが行われる。
このＩＰＬを行う場合、従来は情報処理装置に備えられ
たコンソール又はコンソール機能を持ったサービスプロ
セッサ（Ｓ Ｖ Ｐ ： ５ｅｒｖｉｃｅ ｐｒｏｃｅ
ｓｓｏｒ ）により、外部の補助記憶装置から情報処理
装置の制御メモリにプログラムをロードする方法で行わ
れていた。
たコンソール又はコンソール機能を持ったサービスプロ
セッサ（Ｓ Ｖ Ｐ ： ５ｅｒｖｉｃｅ ｐｒｏｃｅ
ｓｓｏｒ ）により、外部の補助記憶装置から情報処理
装置の制御メモリにプログラムをロードする方法で行わ
れていた。
従来のＩＰＬ方式は、前述のように、情報処理装置の外
部にある補助記憶装置からプログラムをロードしていた
。
部にある補助記憶装置からプログラムをロードしていた
。
このため、情報処理装置とは別個の外部補助記憶装置を
必要とするとともに、ＩＰＬに手間と時間が掛るという
問題があった。特にＳＶＰによりＩＰＬを行う場合は、
ＳＶＰに接続できない情報処理装置に対してはＩＰＬが
できないという不都合があった。
必要とするとともに、ＩＰＬに手間と時間が掛るという
問題があった。特にＳＶＰによりＩＰＬを行う場合は、
ＳＶＰに接続できない情報処理装置に対してはＩＰＬが
できないという不都合があった。
本発明は、外部の補助記憶装置やＳＶＰ等を必要とせず
、情報処理装置自身により高速にＩＰＬを行うことがで
きるＩＰＬ方式を提供することを目的とする。
、情報処理装置自身により高速にＩＰＬを行うことがで
きるＩＰＬ方式を提供することを目的とする。
情報処理装置に初期設定されるプログラムを大きさは情
報処理装置の規模に応じて様々であり、例えばチャネル
や入出力制御装置用の初期設定プログラムは、それ程大
きくない。一方、最近の半導体製造技術の進歩により、
半導体メモリの小型化及び大容量化は年々進みつつある
。
報処理装置の規模に応じて様々であり、例えばチャネル
や入出力制御装置用の初期設定プログラムは、それ程大
きくない。一方、最近の半導体製造技術の進歩により、
半導体メモリの小型化及び大容量化は年々進みつつある
。
本発明は、この点に着目し、情報処理装置内にＩＰＬ用
のプログラムを格納する不揮発性メモリを設けるように
したものである。
のプログラムを格納する不揮発性メモリを設けるように
したものである。
以下、本発明の採用した解決手段を、第１図を参照して
説明する。第１図は、本発明の基本構成をブロック図で
示したものである。
説明する。第１図は、本発明の基本構成をブロック図で
示したものである。
第１図において、１１は制御メモリで、情報処理装置の
運用プログラムが格納される。
運用プログラムが格納される。
１２は不揮発性のプログラムメモリで、ＩＰＬ時に制御
メモリ１１にロードされるプログラムが格納される。
メモリ１１にロードされるプログラムが格納される。
１３はｔＰＬＩＩｌ？Ｉメモリで、プログラムメモリ１
２の内容を制御メモリ１１に格納する初期プログラムロ
ーディング用のプログラム（ＩＰＬプログラム）が格納
される。
２の内容を制御メモリ１１に格納する初期プログラムロ
ーディング用のプログラム（ＩＰＬプログラム）が格納
される。
１４は制御手段で、ＩＰＬ時はＩＰＬ制御メモ１月３の
内容を制御メモリ「１に格納し、ＩＰＬ終了後は制御メ
モリ１１の内容を実行する。
内容を制御メモリ「１に格納し、ＩＰＬ終了後は制御メ
モリ１１の内容を実行する。
プログラムメモリ１３には、その取付は前に予め（例え
ば製造時）、ＩＰＬ時に制御メモリ１１に格納すべきプ
ログラムが格納されている。
ば製造時）、ＩＰＬ時に制御メモリ１１に格納すべきプ
ログラムが格納されている。
ＩＰＬを行うときは、制御手段１４は最初に■ＰＬ制御
メモリ１３のＩＰＬプログラムに従ってプログラムメモ
リ１２の内容を読み出し、それを制御メモリに格納する
。ＩＰＬが終了すると、ＩＰＬ制御メモリ１２に代って
制御メモリ１１の内容を実行させる。
メモリ１３のＩＰＬプログラムに従ってプログラムメモ
リ１２の内容を読み出し、それを制御メモリに格納する
。ＩＰＬが終了すると、ＩＰＬ制御メモリ１２に代って
制御メモリ１１の内容を実行させる。
以上のように、装置内部にプログラムメモリ１２を設け
てＩＰＬ時に制御メモリ１１にロードするプログラムを
格納するようにしたので、ＳＶＰや外部の補助記憶装置
を必要とせず、情報処理装置自身により高速でＩＰＬを
行うことができる。
てＩＰＬ時に制御メモリ１１にロードするプログラムを
格納するようにしたので、ＳＶＰや外部の補助記憶装置
を必要とせず、情報処理装置自身により高速でＩＰＬを
行うことができる。
本発明の実施例を、第２図及び第３図を参照して説明す
る。第２図は本発明の一実施例の構成をブロック図で示
したものであり、第３図は同実施例の動作タイミングチ
ャートである。
る。第２図は本発明の一実施例の構成をブロック図で示
したものであり、第３図は同実施例の動作タイミングチ
ャートである。
（Ａ）実施例の構成
第２図において、制御メモリ１１、プログラムメモリ１
２、ＩＰＬ制御メモリ１３、制御手段１４については、
第１図で説明したとおりである。
２、ＩＰＬ制御メモリ１３、制御手段１４については、
第１図で説明したとおりである。
制御メモリ１１はＲＡＭで構成され、ＣＥ端子にはチッ
プ・イネーブル（ｃＥ）信号が入力され、ＷＥ端子には
ライト・イネーブル（ＷＥ）信号が入力され、ＯＥ端子
にはアウトプット・イネーブル（ＯＥ）信号が入力きれ
る。この実施例ではＣＥ端子は接地され、制御メモリ１
１を常にイネーブル状態に保持する。
プ・イネーブル（ｃＥ）信号が入力され、ＷＥ端子には
ライト・イネーブル（ＷＥ）信号が入力され、ＯＥ端子
にはアウトプット・イネーブル（ＯＥ）信号が入力きれ
る。この実施例ではＣＥ端子は接地され、制御メモリ１
１を常にイネーブル状態に保持する。
ＩＰＬ制御メモリ１２はＲＯＭで構成され、ＣＥ端子に
は、チップ・イネーブル（ｃＥ）信号が入力される。
は、チップ・イネーブル（ｃＥ）信号が入力される。
プログラムメモリ１２はＲＯＭやラロッピーディスク等
、不輝性メモリで構成される。
、不輝性メモリで構成される。
制御装置１４において、１４１は制御メモリ・アドレス
レジスタ（ｃ３ＡＲ）で、制御メモＩ７１１及びＩＰＬ
制御メモリ１３を共通にアクセスするアドレスが保持さ
れる。
レジスタ（ｃ３ＡＲ）で、制御メモＩ７１１及びＩＰＬ
制御メモリ１３を共通にアクセスするアドレスが保持さ
れる。
１４２はオペレーション・レジスタ（ＯＰＲ）で、制御
メモリ１１又はＩＰＬ制御メモリ１２から読み出された
データが保持される。
メモリ１１又はＩＰＬ制御メモリ１２から読み出された
データが保持される。
１４３はプログラムメモリ・アドレスレジスタＰＭＡＲ
で、プログラムメモリ１２をアクセスするアドレスが保
持される。
で、プログラムメモリ１２をアクセスするアドレスが保
持される。
１４４は汎用レジスタ（Ｇ Ｒ： Ｇｅｎｅｒａｌ ｒ
ｅｓｔｓｔｏｔ）で、プログラムメモリ１２から読み出
されたデータが一時保持される。
ｅｓｔｓｔｏｔ）で、プログラムメモリ１２から読み出
されたデータが一時保持される。
１４５はメモリ・セレクタで、プリップフロップ（ＦＦ
）１４５ａ、ＡＮＤ回路１４５ｂ及びＡＮＤ回路１４５
ｃを備え、各制御メモリ１１及び１２の出力切替えを行
う。ＦＦ１４５ａのセット（Ｓ）端子にはプロセッサ（
ＭＰＵ）１４６より切替指示（ｃＤ）信号が入力され、
Ｑ端子に切替（ｃＸ）信号を出力する。＊Ｑ端子には、
その反転信号＊ＣＸ （＊は反転符号を示す。他の符号
についても同様である）が出力される。リセッ） （Ｒ
）端子には、電源投入時にＭＰＵ１４６より、リセット
信号が入力される、リセット時は、ＣＸ信号はオフとな
り＊ＣＸ信号はオンとなる。ＡＮＤ回路１４５ｂの一方
の入力端子には、ＭＰＵ１４６よりＯＥ倍信号入力され
、他方の入力端子にはＦＦ１４５ａよりＣＸ信号が入力
され、そのＡＮＤ出力は制御メモリ１１のＯＢ端子に供
給される。ＡＮＤ回路１４５ｃの一方の入力端子にはＭ
ＰＵ１４６よりＯＥ倍信号入力され、他方の入力端子に
はＦＦ１４５ａから＊ＣＸ信号が入力され、そのＡＮＤ
出力としてＣＥ倍信号ＩＰＬ制御メモＩ７１２のＣＥ端
子に供給される。
）１４５ａ、ＡＮＤ回路１４５ｂ及びＡＮＤ回路１４５
ｃを備え、各制御メモリ１１及び１２の出力切替えを行
う。ＦＦ１４５ａのセット（Ｓ）端子にはプロセッサ（
ＭＰＵ）１４６より切替指示（ｃＤ）信号が入力され、
Ｑ端子に切替（ｃＸ）信号を出力する。＊Ｑ端子には、
その反転信号＊ＣＸ （＊は反転符号を示す。他の符号
についても同様である）が出力される。リセッ） （Ｒ
）端子には、電源投入時にＭＰＵ１４６より、リセット
信号が入力される、リセット時は、ＣＸ信号はオフとな
り＊ＣＸ信号はオンとなる。ＡＮＤ回路１４５ｂの一方
の入力端子には、ＭＰＵ１４６よりＯＥ倍信号入力され
、他方の入力端子にはＦＦ１４５ａよりＣＸ信号が入力
され、そのＡＮＤ出力は制御メモリ１１のＯＢ端子に供
給される。ＡＮＤ回路１４５ｃの一方の入力端子にはＭ
ＰＵ１４６よりＯＥ倍信号入力され、他方の入力端子に
はＦＦ１４５ａから＊ＣＸ信号が入力され、そのＡＮＤ
出力としてＣＥ倍信号ＩＰＬ制御メモＩ７１２のＣＥ端
子に供給される。
このように、制御メモリ１１とＩＰＬ制御メモリ１３を
アクセスするＣ３ＡＲ１４１及び読出しデータ保持用の
０ＰＲ１４２を共通にし、メモリ・セレクタでメモリの
出力の切替えを行うようにすることにより、全体の回路
構成を簡単化することができる。
アクセスするＣ３ＡＲ１４１及び読出しデータ保持用の
０ＰＲ１４２を共通にし、メモリ・セレクタでメモリの
出力の切替えを行うようにすることにより、全体の回路
構成を簡単化することができる。
ＭＰＵ１４６は、各アドレスレジスタ１４１及び１４３
のアドレスセット、各レジスタ１４２及び１４４のデー
タの転送制御、ＯＰＲ１４２の内容の分析、メモリ・セ
レクタ１４５の制御、ＯＥ倍信号ＷＥ倍信号リセット信
号等の制御信号を発行を行い、前記各部の動作を制御を
行う。
のアドレスセット、各レジスタ１４２及び１４４のデー
タの転送制御、ＯＰＲ１４２の内容の分析、メモリ・セ
レクタ１４５の制御、ＯＥ倍信号ＷＥ倍信号リセット信
号等の制御信号を発行を行い、前記各部の動作を制御を
行う。
（Ｂ）実施例の動作
実施例の動作を、第３図の動作タイミングチャート参照
して説明する。
して説明する。
電源が投入されると、ＭＰＵ１４６は、ＯＥ倍信号オン
（’ＩＪ ）レベル）、ＷＥ倍信号オフ（「０」レベル
）にし、リセット信号をオンにする（第３図（ｄ） 、
（ｅ）のＴ０時点参照）。
（’ＩＪ ）レベル）、ＷＥ倍信号オフ（「０」レベル
）にし、リセット信号をオンにする（第３図（ｄ） 、
（ｅ）のＴ０時点参照）。
これにより、ＦＦ１４５ａはリセットされ、Ｑ端子のＣ
Ｘ信号はオフになり、＊端子の＊ＣＸ信号はオンとなる
。したがって、ＡＮＤ回路１４５ｂは閉じ、ＯＥ倍信号
制御メモリ１１のＯＥ端子に供給されないので、制御メ
モリ１１の出力はデセーブル（無効）になる（第３図（
ａ）、（ｂ）のＴ０時点参照）。
Ｘ信号はオフになり、＊端子の＊ＣＸ信号はオンとなる
。したがって、ＡＮＤ回路１４５ｂは閉じ、ＯＥ倍信号
制御メモリ１１のＯＥ端子に供給されないので、制御メ
モリ１１の出力はデセーブル（無効）になる（第３図（
ａ）、（ｂ）のＴ０時点参照）。
一方、ＡＮＤ回路１４５ｃはＡＮＤ条件が成立し、ＣＥ
信号（オン）がＩＰＬ制御メモリ１１のＣＥ端子に供給
され、ＩＰＬ制御メモリ１１をイネーブルにする（第３
図（ｃ）のＴ０時点参照）。
信号（オン）がＩＰＬ制御メモリ１１のＣＥ端子に供給
され、ＩＰＬ制御メモリ１１をイネーブルにする（第３
図（ｃ）のＴ０時点参照）。
イネーブルになったＩＰＬ制御メモリ１３は、Ｃ３ＡＲ
１４１のアドレスで制御メモリも同時にアクセスされる
がＯＥ倍信号デセーブルであるため、その読出しデータ
は無効すなわち出力されず、ＩＰＬ制御メモリ１３の読
出しデータだけが０ＰＲ１４２に書き込まれる。
１４１のアドレスで制御メモリも同時にアクセスされる
がＯＥ倍信号デセーブルであるため、その読出しデータ
は無効すなわち出力されず、ＩＰＬ制御メモリ１３の読
出しデータだけが０ＰＲ１４２に書き込まれる。
ＭＰＵ１４６は、ＯＰＲ１４２の内容を分析し、その内
容に従ってＣ３ＡＲ１４１に次のアドレスをセットして
、次のデータをＩＰＬ制御メモリ１２よりＯＰＲ１４２
に読み出す。
容に従ってＣ３ＡＲ１４１に次のアドレスをセットして
、次のデータをＩＰＬ制御メモリ１２よりＯＰＲ１４２
に読み出す。
以下同様にして、Ｃ３ＡＲのアドレスを更新しなからＩ
ＰＬ制御メモリ１３の内容を順番に読み出して初期設定
を行う。
ＰＬ制御メモリ１３の内容を順番に読み出して初期設定
を行う。
Ｉ Ｐ Ｌ ＩＩＨＢメモリ１２の内容がプログラムメ
モリ１３の内容を制御メモリ１１に格納することを指示
するときは、ＭＰＵ１４６は、ＷＥ倍信号イネーブルに
して制御メモリ１１をライトイネーブルにするとともに
、ＯＥ倍信号一時オフにする。これにより、ＡＮＤ回路
１４５Ｃの出力ＣＥ信号はオフになるので、ＩＰＬ制御
メモリ１３はデセーブルとなって、データの読出しは行
われなくなる（第３図（ｃ） ｔ （ｄ） ｔ （ｅ）
のＴｔ時点参照）。
モリ１３の内容を制御メモリ１１に格納することを指示
するときは、ＭＰＵ１４６は、ＷＥ倍信号イネーブルに
して制御メモリ１１をライトイネーブルにするとともに
、ＯＥ倍信号一時オフにする。これにより、ＡＮＤ回路
１４５Ｃの出力ＣＥ信号はオフになるので、ＩＰＬ制御
メモリ１３はデセーブルとなって、データの読出しは行
われなくなる（第３図（ｃ） ｔ （ｄ） ｔ （ｅ）
のＴｔ時点参照）。
ＭＰＵ１４６は、Ｃ３ＡＲ１４１・及びＰＭＡＲ１４２
にそれぞれアドレスをセットし、その値を順次更新しな
がらプログラムメモリ１２の内容をＧＲ１４４に読み出
し、更に制御メモリ１１の所定アドレス領域に順次転送
してロードする。
にそれぞれアドレスをセットし、その値を順次更新しな
がらプログラムメモリ１２の内容をＧＲ１４４に読み出
し、更に制御メモリ１１の所定アドレス領域に順次転送
してロードする。
このプログラムメモリ１２から制御メモリ１１へのプロ
グラムローディング処理は、同一処理装置内で行われる
ので、外部記憶装置からローディングする場合に比べて
高速で行うことができる。
グラムローディング処理は、同一処理装置内で行われる
ので、外部記憶装置からローディングする場合に比べて
高速で行うことができる。
プログラムメモリ１２からのローディングが終了すると
、ＭＰＵ１４６は、ＷＥ倍信号オフに、ＯＥ倍信号オン
にして、元のＩＰＬ動作状態に戻し、残りのＩＰＬ処理
を続行する（第３図Ｔ２時点参照）。
、ＭＰＵ１４６は、ＷＥ倍信号オフに、ＯＥ倍信号オン
にして、元のＩＰＬ動作状態に戻し、残りのＩＰＬ処理
を続行する（第３図Ｔ２時点参照）。
ＩＰＬ制御メモリ１３に格納されている初期化プログラ
ムの実行がすべて終了すると、ＭＰＵ１４６は、切替え
指示（ｃＤ）信号を発行して、ＦＦ１４５ａをセット状
態にする。これにより、ＦＦ１４５ａのＱ端子のＣＸ信
号はオンとなり＊Ｑ端子の＊Ｃｘ信号はオフとなるので
、ＡＮＤ回路１４５ｂの出力するＯＥ倍信号オンとなっ
て制御メモリ１１をアウトプット・イネーブルにし、Ａ
ＮＤ回路１４５の出力するＣＢ倍信号オフとなってＩＰ
Ｌ制御メモリ１３をデセープルに切り替える（第３図（
ａ）、伽） 、 （ｃ） 、 （ｆ）のＴ１時点参照）
。
ムの実行がすべて終了すると、ＭＰＵ１４６は、切替え
指示（ｃＤ）信号を発行して、ＦＦ１４５ａをセット状
態にする。これにより、ＦＦ１４５ａのＱ端子のＣＸ信
号はオンとなり＊Ｑ端子の＊Ｃｘ信号はオフとなるので
、ＡＮＤ回路１４５ｂの出力するＯＥ倍信号オンとなっ
て制御メモリ１１をアウトプット・イネーブルにし、Ａ
ＮＤ回路１４５の出力するＣＢ倍信号オフとなってＩＰ
Ｌ制御メモリ１３をデセープルに切り替える（第３図（
ａ）、伽） 、 （ｃ） 、 （ｆ）のＴ１時点参照）
。
以上のようにしてＩＰＬ処理が終了すると、以後ＭＰＵ
１４６は、Ｃ３ＡＲ１４１にアドレスをセットして制御
メモリ１１をアクセス１、その内容を順次０ＰＲ１４２
を介して読み取り、そのプログラムを実行する。その場
合、Ｃ３ＡＲ１４１によってＩＰＬ制御メモリ１２も同
時にアクセスされるが、ＩＰＬ＄ＩＪ御メモリ１２はデ
セープルになっているのでその出力は無効となり、ＯＰ
Ｒ１４２には制御メモリ１１の内容だけが読み出されて
書き込まれる。
１４６は、Ｃ３ＡＲ１４１にアドレスをセットして制御
メモリ１１をアクセス１、その内容を順次０ＰＲ１４２
を介して読み取り、そのプログラムを実行する。その場
合、Ｃ３ＡＲ１４１によってＩＰＬ制御メモリ１２も同
時にアクセスされるが、ＩＰＬ＄ＩＪ御メモリ１２はデ
セープルになっているのでその出力は無効となり、ＯＰ
Ｒ１４２には制御メモリ１１の内容だけが読み出されて
書き込まれる。
もし、処理途中において制御メモリ１１に書き込みを行
うときは、ＭＰＵ１４６は、ＯＥ倍信号一次オフとして
、ＷＥ倍信号オンとすることにより、前述と同様にして
書き込みを行うことができる（第３図Ｔ４〜Ｔ２時点参
照）。更にまた新たなＩＰＬを行いたいときは、ＭＰＵ
１４６はリセット信号を発行してＦＦ１４５ａをリセッ
トにすると電源投入時と同様な動作状態となるので、前
述と同様にしてＩＰＬを行うことができる。
うときは、ＭＰＵ１４６は、ＯＥ倍信号一次オフとして
、ＷＥ倍信号オンとすることにより、前述と同様にして
書き込みを行うことができる（第３図Ｔ４〜Ｔ２時点参
照）。更にまた新たなＩＰＬを行いたいときは、ＭＰＵ
１４６はリセット信号を発行してＦＦ１４５ａをリセッ
トにすると電源投入時と同様な動作状態となるので、前
述と同様にしてＩＰＬを行うことができる。
以上本発明の一実施例について説明したが、本発明の実
施例は、この実施例に限定されるものではない。例えば
、プログラムメモリ１２内に検数本のプログラムを格納
しておき、ＩＰＬ制御内のプログラムでそれらを選択し
て制御メモリ１１にロードすることにより、種々のプロ
グラムのＩＰＬを行うことができる。
施例は、この実施例に限定されるものではない。例えば
、プログラムメモリ１２内に検数本のプログラムを格納
しておき、ＩＰＬ制御内のプログラムでそれらを選択し
て制御メモリ１１にロードすることにより、種々のプロ
グラムのＩＰＬを行うことができる。
以上説明したように、本発明によれば次の諸効果が得ら
れる。
れる。
（１）ＳＶＰや外部の補助記憶装置を必要とせず、情報
処理装置自身によりＩＰＬを行うことができる。
処理装置自身によりＩＰＬを行うことができる。
（２）ＩＰＬは情報処理装置内で行われるので、外部か
らＩＰＬを行う場合に比べて高速で行うことができる。
らＩＰＬを行う場合に比べて高速で行うことができる。
第１図は本発明の基本構成の説明図、
第２図は本発明の一実施例の構成の説明図、第３図は同
実施例の動作タイミングチャートである。 第１図及び第２図において、 １１−制御メモリ、１２−プログラムメモリ、１３・−
ＩＰＬ制御メモリ、１４−・−制御手段、１４１−制御
メモリ・アドレスレジスタ（ｃ３ＡＲ）、１４２−・オ
ペレーション・レジスタ（ＯＰＲ）、１４５− メモリ
、セレクタ。
実施例の動作タイミングチャートである。 第１図及び第２図において、 １１−制御メモリ、１２−プログラムメモリ、１３・−
ＩＰＬ制御メモリ、１４−・−制御手段、１４１−制御
メモリ・アドレスレジスタ（ｃ３ＡＲ）、１４２−・オ
ペレーション・レジスタ（ＯＰＲ）、１４５− メモリ
、セレクタ。
Claims (2)
- （１）情報処理装置の運用プログラムが格納される制御
メモリ（１１）に初期プログラムをロードする初期プロ
グラムロード方式において、 （ａ）初期プログラムローディング時に制御メモリ（１
１）にロードされるプログラムが格納される不輝性のプ
ログラムメモリ（１２）と、 （ｂ）プログラムメモリ（１２）の内容を制御メモリ（
１１）に格納する初期プログラムローディング用のプロ
グラムを格納するＩＰＬ制御メモリ（１３）と、 （ｃ）初期プログラムローディング時はＩＰＬ制御メモ
リ（１３）のプログラムに従ってプログラム（１３）の
内容を制御メモリ（１１）に格納し、初期プログラムロ
ーディング終了後は制御メモリ（１１）の内容を実行す
る制御手段（１４）、 を備えたことを特徴とする初期プログラムロード方式。 - （２）制御手段（１４）に、 （ａ）制御メモリ（１１）とＩＰＬ制御メモリ（１３）
を共通にアクセスする制御メモリ・アドレスレジスタ（
１４１）と、 （ｂ）制御メモリ（１１）又はＩＰＬ制御メモリ（１３
）の読出しデータが書き込まれるオペレーションレジス
タ（１４２）と、 （ｃ）初期プログラムローディング時は、制御メモリ（
１１）の出力を無効にし、初期プログラムローディング
終了後は、ＩＰＬ制御メモリの出力を無効にするメモリ
・セレクタ（１４５）、 を設けたことを特徴とする特許請求の範囲第１項記載の
初期プログラムロード方式、
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25825687A JPH01102664A (ja) | 1987-10-15 | 1987-10-15 | 初期プログラムロード方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25825687A JPH01102664A (ja) | 1987-10-15 | 1987-10-15 | 初期プログラムロード方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01102664A true JPH01102664A (ja) | 1989-04-20 |
Family
ID=17317703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25825687A Pending JPH01102664A (ja) | 1987-10-15 | 1987-10-15 | 初期プログラムロード方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01102664A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5757354A (en) * | 1980-09-24 | 1982-04-06 | Sharp Corp | Cut-off controller for internal memory |
| JPS61208158A (ja) * | 1985-03-12 | 1986-09-16 | Nec Corp | パ−ソナルコンピユ−タ |
-
1987
- 1987-10-15 JP JP25825687A patent/JPH01102664A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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