JPH02155276A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02155276A JPH02155276A JP63309180A JP30918088A JPH02155276A JP H02155276 A JPH02155276 A JP H02155276A JP 63309180 A JP63309180 A JP 63309180A JP 30918088 A JP30918088 A JP 30918088A JP H02155276 A JPH02155276 A JP H02155276A
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- JP
- Japan
- Prior art keywords
- layer
- guard ring
- conductivity type
- type
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、第一導電形の半導体基板の表面部に複数の第
二導電形のチャネル層が形成され、さらに各チャネル層
の表面部に選択的に第一導電形のソース層が形成され、
チャネル層の第一導電形のソース層と基板本来の部分と
にはさまれた領域上に絶縁膜を介してゲート電極が設け
られる各ＭＯＳ構造を共通に取り囲んで第二導電形のガ
ードリング層が半導体基板の同じ側の表面部に設けられ
る半導体装置に関する。
二導電形のチャネル層が形成され、さらに各チャネル層
の表面部に選択的に第一導電形のソース層が形成され、
チャネル層の第一導電形のソース層と基板本来の部分と
にはさまれた領域上に絶縁膜を介してゲート電極が設け
られる各ＭＯＳ構造を共通に取り囲んで第二導電形のガ
ードリング層が半導体基板の同じ側の表面部に設けられ
る半導体装置に関する。
電力用ＭＯＳ Ｆ ＥＴあるいはＭＯＳゲートバイポー
ラトランジスタのように半導体基板の馬主面間を流れる
電流を複数のＭＯＳ構造で制御する半導体装置において
、ソース層からチャネルを通じて流れ込む電流に対する
抵抗を低めるため基板表面の本来の導電形の表面層の不
純物濃度を高めることが行われる。第２図はそのような
ＮチャネルＭＯ３ＦＥＴの一例で、高抵抗ｎ形基板ｌに
りんのイオン注入によりｎ形高不純物濃度ＪＩ２を形成
し、そのあと５ｌＯｔｌｌｌＩＯをマスクにした選択拡
散でソース電極接触のためのｐ形高不純物濃度層３とガ
ードリングのためのｐ形高不純物濃度層４を形成する０
次いで、ＭＯ３構造部分のマスクを除去し、新しくマス
クを設けて低不純物濃度のｐ形チャネル層５を、さらに
その中にｎ形高不純物濃度のソース層６を形成する。そ
して、マスクを除去して図示しない薄いゲート酸化膜を
介してゲート電極７を設ける。このゲート電極にプラス
の電圧を印加し、ＭＯＳをオンさせた時、各チャネル層
５間の高不純物濃度層２によって低抵抗化された領域を
電流が通るため、ドレイン電極８とソース電極９の間の
抵抗を下げることができる。なお、ガードリングｐ”層
４の形成のためのマスクとして用いられたＳｉＯ！１１
１０はそのまま残され、ガードリングのＰＮ接合露出部
を保護して耐圧向上のために役立つ。
ラトランジスタのように半導体基板の馬主面間を流れる
電流を複数のＭＯＳ構造で制御する半導体装置において
、ソース層からチャネルを通じて流れ込む電流に対する
抵抗を低めるため基板表面の本来の導電形の表面層の不
純物濃度を高めることが行われる。第２図はそのような
ＮチャネルＭＯ３ＦＥＴの一例で、高抵抗ｎ形基板ｌに
りんのイオン注入によりｎ形高不純物濃度ＪＩ２を形成
し、そのあと５ｌＯｔｌｌｌＩＯをマスクにした選択拡
散でソース電極接触のためのｐ形高不純物濃度層３とガ
ードリングのためのｐ形高不純物濃度層４を形成する０
次いで、ＭＯ３構造部分のマスクを除去し、新しくマス
クを設けて低不純物濃度のｐ形チャネル層５を、さらに
その中にｎ形高不純物濃度のソース層６を形成する。そ
して、マスクを除去して図示しない薄いゲート酸化膜を
介してゲート電極７を設ける。このゲート電極にプラス
の電圧を印加し、ＭＯＳをオンさせた時、各チャネル層
５間の高不純物濃度層２によって低抵抗化された領域を
電流が通るため、ドレイン電極８とソース電極９の間の
抵抗を下げることができる。なお、ガードリングｐ”層
４の形成のためのマスクとして用いられたＳｉＯ！１１
１０はそのまま残され、ガードリングのＰＮ接合露出部
を保護して耐圧向上のために役立つ。
しかしながら、第２図の構造では、ガードリング構造部
分のＰ゛層４間の半導体基板本来の部分の表面層にも高
不純物濃度層２が形成されているため、ドレイン電８ｉ
８とソース電極９との間にかけられた電圧による空乏層
がその部分だけ広がりにくくなり、高不純物２１度７１
２を曙（するほど耐圧が下がってしまうという問題があ
った。
分のＰ゛層４間の半導体基板本来の部分の表面層にも高
不純物濃度層２が形成されているため、ドレイン電８ｉ
８とソース電極９との間にかけられた電圧による空乏層
がその部分だけ広がりにくくなり、高不純物２１度７１
２を曙（するほど耐圧が下がってしまうという問題があ
った。
本発明の課題は、両生１を極間の抵抗は小さくしかも両
電極間に印加される電圧による空乏層がガードリング部
に広がって耐圧の高い半導体装置を提供することにある
。
電極間に印加される電圧による空乏層がガードリング部
に広がって耐圧の高い半導体装置を提供することにある
。
上記の課題の解決のために、本発明は、第一導電形の半
導体基板の一側の表面部に選択的に複数の第二導電形の
チャネル層が形成され、さらに各チャネル層の表面部に
選択的に第一導電形のソース層が形成され、チャネル層
の第一導電形のソース層と基板本来の部分にはさまれた
領域上に絶縁膜を介してゲート電極が設けられる各ＭＯ
３構造を有し、その各ＭＯ５構造を共通にとり囲んで第
二導電形のガードリング層が半導体基板の前記一側の表
面部に設けられる半導体装置において、半導体基板本来
の部分の前記一側表面に露出する領域のうち、チャネル
層にはさまれた領域の表面層のみが第−ｉｔ形の高不純
物濃度を有するものとする。
導体基板の一側の表面部に選択的に複数の第二導電形の
チャネル層が形成され、さらに各チャネル層の表面部に
選択的に第一導電形のソース層が形成され、チャネル層
の第一導電形のソース層と基板本来の部分にはさまれた
領域上に絶縁膜を介してゲート電極が設けられる各ＭＯ
３構造を有し、その各ＭＯ５構造を共通にとり囲んで第
二導電形のガードリング層が半導体基板の前記一側の表
面部に設けられる半導体装置において、半導体基板本来
の部分の前記一側表面に露出する領域のうち、チャネル
層にはさまれた領域の表面層のみが第−ｉｔ形の高不純
物濃度を有するものとする。
ガードリングの層の間の半導体基板本来の部分には高不
純物濃度の第一導電形の層が存在しないため、ドレイン
電極、ソース電極間の電圧印加の際、空乏層の表面部の
広がりは妨げられず、チャネル層間の表面層の濃度如何
に関係なくガードリングの機能が発揮されて耐圧が向上
する。
純物濃度の第一導電形の層が存在しないため、ドレイン
電極、ソース電極間の電圧印加の際、空乏層の表面部の
広がりは妨げられず、チャネル層間の表面層の濃度如何
に関係なくガードリングの機能が発揮されて耐圧が向上
する。
第１図は本発明の一実施例を示し、第２図と共通の部分
には同一の符号が付されている。第１図と第２図はよく
偵でいるが、表面のｐ゛層２各ＭＯ３構造のチャネル層
５の間にのみ存在し、ガードリング４の間には存在しな
い、このような構造は、最初に５１０ｇＭ！１０をマス
クにしてソース電極接触ｐ゛層３とガードリングル層４
をほう素のイオン注入で形成する。ついで、ガードリン
グ層４の間の表面上のＳ１０□ＷＪ、１０は残し、ＭＯ
３構造部の上のＳ＋ＯｔＭは除去したのち、りんのイオ
ン注入によりｎ形の高不純物濃度Ｎ２を形成することに
よってでき上がる。従ってガードリングＮ４の間には０
層２は形成されない。このあと新しいマスクを設けてｐ
形チャネル層５．ソースｒｔＩ６を基板中に形成し、基
板上にゲート酸化膜を介してゲート電極７を設けること
は第２図の場合と同様である。
には同一の符号が付されている。第１図と第２図はよく
偵でいるが、表面のｐ゛層２各ＭＯ３構造のチャネル層
５の間にのみ存在し、ガードリング４の間には存在しな
い、このような構造は、最初に５１０ｇＭ！１０をマス
クにしてソース電極接触ｐ゛層３とガードリングル層４
をほう素のイオン注入で形成する。ついで、ガードリン
グ層４の間の表面上のＳ１０□ＷＪ、１０は残し、ＭＯ
３構造部の上のＳ＋ＯｔＭは除去したのち、りんのイオ
ン注入によりｎ形の高不純物濃度Ｎ２を形成することに
よってでき上がる。従ってガードリングＮ４の間には０
層２は形成されない。このあと新しいマスクを設けてｐ
形チャネル層５．ソースｒｔＩ６を基板中に形成し、基
板上にゲート酸化膜を介してゲート電極７を設けること
は第２図の場合と同様である。
本発明によれば、半導体基板の表面部に設けられる複数
のＭＯ３構造のチャネルを流が流れ込む表面層を高不純
物濃度にして基板両面に設けられるドレイン１を極、ソ
ース電極間の抵抗を下げるが、それらのＭＯ３構造を囲
むガードリング層の間の表面層の不純物濃度は高くしな
いため、空乏層の広がりが妨げられることなく、耐圧は
維持される。
のＭＯ３構造のチャネルを流が流れ込む表面層を高不純
物濃度にして基板両面に設けられるドレイン１を極、ソ
ース電極間の抵抗を下げるが、それらのＭＯ３構造を囲
むガードリング層の間の表面層の不純物濃度は高くしな
いため、空乏層の広がりが妨げられることなく、耐圧は
維持される。
従って、耐圧への影響がないから高不純物濃度層の濃度
は十分に高めることができ、大電流のスイッチングでき
る半導体装置を得ることができる。
は十分に高めることができ、大電流のスイッチングでき
る半導体装置を得ることができる。
第１図は本発明の一実施例の半導体装置の要部断面図、
第２図は従来の半導体装置の要部断面図である。 １＋ｎ形シリコン基板、２：高不純物を１度ｎ１口、４
：ｐ゛ガードリング層５：ｐ形チャネル層、６：ｎ゛
ソース層、７：ゲート１掻、８ニドレイン？ｌｌｔ極、
９：ソ−７，電極、１０ ： ５ｉＯｉ膜。 第１図 第２図
第２図は従来の半導体装置の要部断面図である。 １＋ｎ形シリコン基板、２：高不純物を１度ｎ１口、４
：ｐ゛ガードリング層５：ｐ形チャネル層、６：ｎ゛
ソース層、７：ゲート１掻、８ニドレイン？ｌｌｔ極、
９：ソ−７，電極、１０ ： ５ｉＯｉ膜。 第１図 第２図
Claims (1)
- １）第一導電形の半導体基板の一側の表面部に選択的に
複数の第二導電形のチャネル層が形成され、さらに各チ
ャネル層の表面部に選択的に第一導電形のソース層が形
成され、チャネル層の第一導電形のソース層と基板本来
の部分にはさまれた領域上に絶縁膜を介してゲート電極
が設けられる各ＭＯＳ構造を有し、その各ＭＯＳ構造を
共通にとり囲んで第二導電形のガードリング層が半導体
基板の前記一側の表面部に設けられるものにおいて、半
導体基板本来の部分の前記一側表面に露出する領域のう
ち、チャネル層にはさまれた領域の表面層のみが第一導
電形の高不純物濃度を有することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63309180A JPH02155276A (ja) | 1988-12-07 | 1988-12-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63309180A JPH02155276A (ja) | 1988-12-07 | 1988-12-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02155276A true JPH02155276A (ja) | 1990-06-14 |
Family
ID=17989893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63309180A Pending JPH02155276A (ja) | 1988-12-07 | 1988-12-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02155276A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472771A (ja) * | 1990-07-13 | 1992-03-06 | Matsushita Electron Corp | Ｍｏｓｆｅｔ |
-
1988
- 1988-12-07 JP JP63309180A patent/JPH02155276A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472771A (ja) * | 1990-07-13 | 1992-03-06 | Matsushita Electron Corp | Ｍｏｓｆｅｔ |
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