JPH0472771A - Ｍｏｓｆｅｔ - Google Patents

Ｍｏｓｆｅｔ

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JPH0472771A JP2186058A JP18605890A JPH0472771A JP H0472771 A JPH0472771 A JP H0472771A JP 2186058 A JP2186058 A JP 2186058A JP 18605890 A JP18605890 A JP 18605890A JP H0472771 A JPH0472771 A JP H0472771A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＭＯＳ　Ｆ　ＥＴに関するものである。
〔従来の技術〕
従来の大出力ＭＯ３電界効果トランジスタ（以下「パワ
ーＭＯ３ＦＥＴＪという）について第３図に基づいて説
明する。
第３図（ａ）は従来の縦型構造のパワーＭＯ３ＦＥＴの
断面構造を示し、第３図（ｂ）は同パワーＭＯ５ＦＥＴ
のチップ周辺部の断面構造を示している。
縦型構造のパワーＭＯ３ＦＥＴは、−船釣に拡散自己整
合いわゆるＤＳＡ構造（Ｄｉｆｆｕｓｉｏｎ　Ｓｅｌｆ
−Ａｌｉｇｎｅｄ　５ｔｒｕｃｔｕｒｅ）をしている。
第３図に示すように、まず、ドレイン領域１となるＮ型
シリコンの表面上にゲート酸化膜２およびゲートとなる
多結晶シリコン３を形成し、リソグラフィ工程でパター
ニングした後、多結晶シリコン３をマスクとしたセルフ
アライメント拡散によりＰ型のチャンネル形成領域４と
Ｎ型のソース領域５とを形成する。その後、眉間絶縁膜
６を形成した後、リソグラフィ工程によりソース電極７
とゲート電極８とを形成する。そして、裏面にドレイン
電極９を形成している。
〔発明が解決しようとする課題〕
しかしながら、上記従来のパワーＭＯＳ　Ｆ　ＥＴは、
例えば第４図に示すように電力負荷りがモータやソレノ
イド等の誘導性である場合には、ドレイン領域１とチャ
ンネル形成領域４との接合部にブレークダウンが生じる
と、Ｎ型のソース領域５゜Ｐ型のチャンネル形成領域４
およびＮ型のドレイン領域１により形成されるバイポー
ラトランジスタ部が動作し、パワーＭＯ３ＦＥＴは破壊
されやすくなる。さらに、実動作時のように周囲温度が
より高い状態のときにパワーＭＯ５ＦＥＴがブレークダ
ウンすると、ソース領域５下部のチャンネル形成領域４
の抵抗成分が高くなるため、バイポーラトランジスタ部
はより動作し易くなり、パワーＭＯ３ＦＥＴはより破壊
されやすくなる。このように、従来のパワーＭＯ５ＦＥ
Ｔの構造では、実動作時での逆方向の安全動作領域（以
下ｒＲ−ＡＳＯＪという）が極端に弱い、これは、第６
図のＲ−ＡＳＯレヘルの温度特性として実線■に示され
ている。
この発明の目的は、高温時においてもＲ−ＡＳＯを向上
させることのできるＭＯＳＦＥＴを提供することである
。
〔課題を解決するための手段〕
請求項（１）記載のＭＯＳＦＥＴは、一導電型のドレイ
ン領域に、チャンネル形成領域よりも高濃度の他導電型
の領域を、チャンネル形成領域をとり囲むように形成し
てソース電極に接続し、さらに、ドレイン領域よりも高
濃度の一導電型の領域を、高濃度の他導電型の領域と接
するように形成したものである。
請求項（２）記載のＭＯＳＦＥＴは、請求項（１）記載
のＭＯＳＦＥＴにおいて、ドレイン領域よりも高濃度の
一導電型の領域の上部に厚い絶縁膜を形成し、この厚い
絶縁膜の上にゲート電極およびソース電極に接続された
双方向ツェナダイオードを形成したものである。
［作用］ 請求項（１）記載の構成によれば、チャンネル形成領域
をとり囲むように形成した高濃度の他導電型の領域と、
この高濃度の他導電型の領域と接した高濃度の一導電型
の領域との間でブレークダウンする。
請求項（２）記載の構成によれば、請求項（１）記載の
構成に加え、高濃度の一導電型の領域の上部の厚い絶縁
膜の上に、ゲート電極およびソース電極に接続された双
方向ツェナダイオードを形成したことにより、双方向ツ
ェナダイオードがドレイン電極に印加される電圧によっ
てＭＯ３動作することなく、ゲート酸化膜の静電破壊が
抑制される。
〔実施例〕
この発明の一実施例を図面を参照しながら説明する。
第１図はこの発明の一実施例のパワーＭＯ５ＦＥＴのチ
ップ周辺部の断面構造を示し、第２図は同パワーＭＯ３
ＦＥＴのゲートポンディングパッド近傍の断面構造を示
している。
なお、従来例として示した第３図に対応する部分には同
一の符号を付しである。
一般的にパワーＭＯＳ　Ｆ　ＥＴは第５図に示すように
、ゲート・ソース間に多結晶シリコンで形成された双方
向ツェナダイオード１１を有し、ゲート酸化膜２の静電
破壊を抑制している。なお、第５図において、Ｄはドレ
イン、Ｇはゲート、Ｓはソースである。
ここで困難なことは、ドレイン電極９に印加される電圧
によって双方向ツェナダイオード１１がＭＯ３動作しな
いように双方向ツェナダイオード１１の下に厚い酸化膜
１２を形成する工程と、ドレイン・ソース間のツェナ領
域１３を形成する工程とを一連の工程で作成することで
ある。
この実施例では、まず、ドレイン領域１となるＮ型シリ
コン表面に酸化膜５５０人と減圧ナイトライド膜９５０
人を成長させる。その後、リソグラフイエ程および減圧
ナイトライド膜のエツチング工程により、ドレイン・ソ
ース間のツェナ領域１３となるドレイン領域１より高濃
度のＮ型領域１４と、双方向ツェナダイオード１１下部
の減圧ナイトライド膜を除去する。その後、５５０人の
酸化膜を保護酸化膜とし、減圧ナイトライド膜上のレジ
ストをマスクとして、７　Ｘ　１０　”／ｃｙａ！で燐
をイオン注入する。さらに、レジストを除去した後、Ｌ
ＯＧＯ５成長法で６０００人の厚い酸化膜１２を成長さ
せる。その後、減圧ナイトライド膜および５５０人の酸
化膜を除去し、厚い酸化膜１２以外のシリコン表面を露
出させる。さらに、５００人のゲート酸化膜２と４８０
０人の多結晶シリコン３を形成し、リソグラフィ工程で
Ｍ２Ｓ部と双方向ツェナダイオード１１をパターニング
した後、多結晶シリコン３およびＬＯＣＯ３成長法で形
成した厚い酸化１１９１２をマスクとしたセルフアライ
メント拡散により、Ｐ型のチャンネル形成領域４を０．
７５　Ｘ　１０　”／ｃｖａ”でボロンをイオン注入し
形成する。
さらに、多結晶シリコン３のエッヂ部および双方向ツェ
ナダイオード１１を除き、３．０Ｘ１０１Ｓ／ｃｍ”で
ボロンをイオン注入し、高濃度のＰ型頭域１５を形成す
る。
この後１１５０℃で３００分間拡散させる。このとき高
濃度のＮ型領域１４と高濃度のＰ型頭域１５とがＰＮジ
ャンクションを形成しなければならない。その後、ソー
ス領域５および双方向ツェナダイオード１１のＮｉｌ域
部を同時に形成する。
この後は従来のパワーＭＯ３ＦＥＴの製造工程と全く同
じである。
このように、ＬＯＧＯ５成長法とイオン注入法を組み合
わせることにより、ゲート・ソース間の双方向ツェナダ
イオード１１とドレイン・ソース間のツェナ領域１３と
を一連の工程で作成することが可能となる。
従来のパワーＭＯＳ　Ｆ　ＥＴは、ドレイン領域１とチ
ャンネル形成領域４との接合部にブレークダウンが生じ
るのに対し、この実施例のパワーＭＯ３ＦＢ−Ｔは、高
濃度のＮ型領域１４と高濃度のＰ型頭域１５とのＰＮジ
ャンクションにおいてブレークダウンが生じるようにな
るため、第６図に示すように、実線■に示す従来のパワ
ーＭＯ３ＦＥＴの特性に比べて、実線■に示すこの実施
例のパワーＭＯ３ＦＥＴの特性の方が高温時でのＲ−Ａ
ＳＯのレヘルが格段に向上する。さらに、厚い酸化膜１
２の上にゲート電極８およびソース電極７に接続された
双方向ツェナダイオード１１を形成したことにより、双
方向ツェナダイオードＩＩがドレイン電極９に印加され
る電圧によってＭＯ３動作することなく、ゲート酸化膜
２の静電破壊が抑制される。したがって、実装時におい
て高い信顛性を約束することができる。
〔発明の効果〕
請求項（１）記載のＭＯＳＦＥＴは、チャンネル形成領
域をとり囲むように形成した高濃度の他導電型の領域と
、この高濃度の他導電型の９Ａ域と接した高濃度の一導
電型の領域との間でブレークダウンするため、高温時で
のＲ−ＡＳＯのレヘルを向上させることができる。
請求項（２）記載（７）ＭＯ３ＦＥＴＬｔ、請求項（１
）記載のＭＯＳＦＥＴによる効果に加え、厚い絶縁膜の
上にゲート電極およびソース電極に接続された双方向ツ
ェナダイオードを備えたことにより、双方向ツェナダイ
オードがドレイン電極に印加される電圧によってＭＯ３
動作することなく、ゲート酸化膜の静電破壊を抑制する
ことができる。
【図面の簡単な説明】
第１図はこの発明の一実施例のパワーＭＯ３ＦＥＴのチ
ップ周辺部の断面構造図、第２図は同パワーＭＯ５ＦＥ
Ｔのゲートボンディングバンド近傍の断面構造図、第３
図（ａ）は従来のパワーＭＯ３ＦＥＴの断面構造図、第
３図（ｂ）は同パワーＭＯ３ＦＥＴのチップ周辺部の断
面構造図、第４図は電力負荷が誘導性である場合の回路
図、第５図はパワーＭＯ３ＦＥＴ（７）等価回路、第６
図はＲ−ＡＳＯレヘルの温度特性図である。 １・・・ドレイン領域、３・・・多結晶シリコン〔ゲー
ト）、４・・・チャンネル形成領域、５・・・ソース領
域、７・・・ソース電極、８川ゲート電極、１１・・・
双方向ンエナダイオード、 １２・・・厚い酸化膜、 １３・・・ツ 第 ェナ領域、 １４・・・高濃度のＮ型領域、 １５・・・高濃 度のＰ壁領域 図

Claims (2)

    【特許請求の範囲】
  1. （１）一導電型基板よりなるドレイン領域と、このドレ
    イン領域上部に形成されたソース領域と、 このソース領域に接した他導電型のチャンネル形成領域
    と、 このチャンネル形成領域上部に形成されたゲートと、 前記ソース領域に接続されたソース電極に接続され、前
    記チャンネル形成領域をとり囲むように形成した前記チ
    ャンネル形成領域よりも高濃度の他導電型の領域と、 この高濃度の他導電型の領域と接し、前記ドレイン領域
    よりも高濃度の一導電型の領域とを備えたＭＯＳＦＥＴ
    。
  2. （２）ドレイン領域よりも高濃度の一導電型の領域の上
    部に厚い絶縁膜と、この厚い絶縁膜の上にゲート電極お
    よびソース電極に接続された双方向ツェナダイオードと
    を備えた請求項（１）記載のＭＯＳＦＥＴ。
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