JPH0215628A - シリコン半導体ウェーハの製造方法 - Google Patents

シリコン半導体ウェーハの製造方法

Info

Publication number
JPH0215628A
JPH0215628A JP16539288A JP16539288A JPH0215628A JP H0215628 A JPH0215628 A JP H0215628A JP 16539288 A JP16539288 A JP 16539288A JP 16539288 A JP16539288 A JP 16539288A JP H0215628 A JPH0215628 A JP H0215628A
Authority
JP
Japan
Prior art keywords
etching
semiconductor wafer
chamfer
manufacturing
parts
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP16539288A
Other languages
English (en)
Other versions
JPH0357612B2 (ja
Inventor
Naoto Iizuka
直人 飯塚
Yoshiharu Kimura
木村 嘉晴
Mikio Hirahara
平原 幹男
Toshio Hasegawa
長谷川 利夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Naoetsu Electronics Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Naoetsu Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd, Naoetsu Electronics Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to JP16539288A priority Critical patent/JPH0215628A/ja
Publication of JPH0215628A publication Critical patent/JPH0215628A/ja
Publication of JPH0357612B2 publication Critical patent/JPH0357612B2/ja
Granted legal-status Critical Current

Links

Landscapes

  • ing And Chemical Polishing (AREA)
  • Weting (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、機械的に面取り加工された半導体ウェーハの
複数枚を耐腐食性のスペーサを介在させて挟持積層して
エツチング液に浸漬し面取り部のみをエツチングする面
取り部エツチング処理を行うようにした半導体ウェーハ
の製造方法に関するものである。
(従来の技術) 従来の半導体ウェーハの製造方法は、第1図に示したご
とく、単結晶半導体インゴットをダイヤモンドカッター
等で薄板状にスライシングして半導体ウェーハとするス
ライシング工程Aと、スライシングによって得られた該
半導体ウェーハの周辺部の角部を機械的に除去する機械
的面取り工程Bと、機械的面取り加工された該半導体ウ
ェーハの両面を研磨するラッピング工程Cと、ラッピン
グ処理された該半導体ウェーハをエツチング液に浸漬し
て全面をエツチングする全面エツチング処理工程りと、
全面エツチング処理された該半導体ウェーハの片面又は
両面を鏡面研磨するポリッシング工程Eと、からなるも
のである。
この従来製法による半導体ウェーハの面取り部表面には
ダイヤモンドカッター等の切断による表面粗さが形成さ
れている。面取り部の表面が粗いと汚れが発生し、また
熱ひずみが発生するという不利益がある。この面取り部
の表面粗さを解消する手段としては、−a的には半導体
ウェーハの全面をエツチング液に浸漬してエツチング液
によって表面粗さを溶解除去することが行われている。
しかし、全面エツチングを行うと、面取り部に対するエ
ツチングであっても半導体ウェーハの全面に対するエツ
チングともなるから、面取り部の表面粗さを解消するま
でエツチングを行うと結晶ロスが大きくなってしまい、
一方結晶ロスを少なくしようとすると面取り部の表面粗
さの除去が完全でなくなるという問題があった。
この問題を解決するために、全面エツチング処理前に、
半導体ウェーへの面取り部だけをエツチング液に浸漬さ
せるようにした半導体ウェーへの表面処理方法が開示さ
れている(特開昭62−134935号公報)。
しかし、この方法によれば、面取り部のエツチングを行
う際に複数枚の半導体ウェーハはその主面が互いに密着
状態で積層挟持せしめることとなり、密着挟持せしめら
れる半導体ウェーへの互いに接触する主面に傷がついた
り、またエツチング液が半導体ウェーハの間に侵入し、
面取り部にエツチングが限定されることなく、ウェーハ
主平面を外周より不規則にエツチングし、ウェーハ主平
面の部分的な縮小、または面精度を低下したりする。こ
れらの傷は比較的深く、ウェーハの表面層の結晶質を局
部的に劣化し、面取り後のウェーハ片面の鏡面ポリッシ
ングの工程において除去されることがなく、集積回路装
置の形成に際し、各素子の不良または性能劣化の原因と
なる。場合によっては、比較的大きな粒子が介在するた
め、ウェーハのクラックの原因となることもある。また
、主平面が不規則にエツチングされたときは、たとえ後
の工程で鏡面ポリッシングされたとしても、エツチング
部分が鏡面化せず、この部分に形成される集積回路装置
の性能の劣化または不良の結果となる。
(発明が解決しようとする課題) 本発明は、半導体ウェーハの面取り部のエツチングを行
う際に互いに密着挟持せしめられる半導体ウェーハの主
面に傷がついたり、または主平面が外周より不規則にエ
ツチングされたりすることがなく、面取り部の全面の平
滑性を向上することができるようにした半導体ウェーハ
の製造方法を提供することを目的とするものである。
(課題を解決するための手段) 上記目的を達成するため、本発明においては、単結晶半
導体インゴットをダイヤモンドカッター等で薄板状にス
ライシングして半導体ウェーハとするスライシング工程
と、スライシングによって得られた該半導体ウェーへの
周辺部の角部を機械的に除去する機械的面取り工程と、
機械的面取り加工された該半導体ウェーハの両面を研磨
するラッピング工程と、ラッピング処理された該半導体
ウェーハをエツチング液に浸漬して全面をエツチングす
る全面エツチング工程と、全面エツチング処理された該
半導体ウェーへの片面又は両面を鏡面研磨するポリッシ
ング工程と、を有する半導体ウェーハの製造方法におい
て、該機械的に面取り加工された複数枚の半導体ウェー
ハを耐腐食性のスペーサを介在させて挟持積層しエツチ
ング液に浸漬し面取り部のみをエツチングする面取り部
エツチング処理を行うようにしたものである。
さらに具体的にいえば、該面取りエツチング処理をラッ
ピング工程の前に行うか、又は該面取りエツチング処理
をラッピング工程の後に行うか、又は該面取りエツチン
グ処理を全面エツチング工程の後に行うものである。
該全面エツチング処理は酸エツチング又はアルカリエツ
チングのいずれによって行ってもよいものである。
(作用) 半導体ウェーハの面取り部のみのエツチングを行う際に
は、半導体ウェーハの両面の主面は対象となることはな
く、エツチング液に対して適当なカバーによってその接
触を阻止する必要がある。
上記した特開昭62−134935号公報においては、
エツチング液との接触を阻止する方策として半導体ウェ
ーハを互いに直接に(スペーサを介在させることなく)
複数枚重ね合わせてチャックで挟持積層せしめているが
、このような状態では積層せしめられた半導体ウェーハ
の互いに接触する主面には傷がつき、或いはエツチング
液は主平面の外周部より内部に侵入し、不規則に部分的
にエツチングして、これに続く鏡面仕上げ工程によるも
面精度の高い鏡面を得ることができず、場合によっては
一部非鏡面状態で残存する。
本発明においては、エツチング液に対して腐食しない、
即ち耐腐食性のスペーサ、好ましくは弾性のあるものを
介在せしめて半導体ウェーハを交互に積層させ、相互に
加圧によって圧着させることによって、半導体ウェーハ
の主面へのエツチング液の接触は阻止されかつ半導体ウ
ェーハ同士が直接的に接触することはないから傷がつく
ことは防止され、あるいは主平面外周部がエツチング液
の侵入で不規則にエツチング除去されるのが防がれる。
該スペーサとしては、半導体ウェーハの主面へのエツチ
ング液の侵入を防ぎかつ面取り部のエツチングが有効に
行われるものであればよいもので、後述する実施例に述
べるごとく種々の形状のものが考えられる。
本発明における面取り部エツチングを行うエツチング液
としては、半導体ウェーハのエツチングに使用される公
知のエツチング液、例えば弗酸(50%):硝酸(70
%):酢酸を3:5:3の割合で混合した混酸、が用い
られる。
また、本発明における全面エツチング処理(従来単にエ
ツチングと称される処理)としては、従来公知の酸エン
チング又はアルカリエツチングの何れのエツチングをも
適用することができる。
酸エツチングを行うと、半導体ウェーハのミクロの面の
平滑度は向上するがマクロの寸法精度が崩れるという問
題がある。これに対し、アルカリエツチングを行うと、
半導体ウェーハのマクロの寸法精度は崩れないがミクロ
の面が荒れるという問題がある。
したがって、アルカリの全面エツチングと面取り部エツ
チング処理を組み合わせると、マクロの寸法精度が崩れ
ないというアルカリエツチングの長所を活かして、しか
も面取り部エツチングによって面取り部の平滑度は増大
するのでアルカリエツチングによるミクロの面が荒れる
という不利が抑制されるという利点がある。
さらに、面取り部の機械加工仕上げをダイヤモンド砥石
で行う場合、砥粒の粒度が小さい程エツチング量が少な
くても平滑面が得られる。また、砥粒径を#3000程
に小さくすると、アルカリエツチングを用いて面取り部
の寸法精度を正確に保持しつつ、且つミクロに平滑な面
取り部表面を形成することができる。面取り部の平滑度
は鏡面ポリッシング面のそれとほぼ同程度にする必要が
あるが、エツチング除去量及びダイヤモンド砥石の砥粒
径をコントロールすることによって可能となる0面取り
部の平滑度の要求度は、集積回路装置製造工程の熱処理
において、熱応力の集中によるウェーハの結晶的劣化が
おこらないのは勿論、面取り部のミクロな凹凸の谷部に
汚染物質が付着残存しない程度でなげればならない。
(実施例) 以下に、本発明方法を添付図面中、第2図〜第13図に
基づいて説明する。
第2図は本発明方法の一例を示すフローチャートである
。同図において、A及びBは、それぞれ第1図に示した
従来方法と同様のスライシング工程及び機械的面取り工
程である。Fは機械的に面取り加工された半導体ウェー
ハの複数枚を耐腐食性のスペーサを介在させて挟持積層
しエツチング液に浸漬し面取り部のみをエツチングする
面取り部エッチング工程である。C,D及びEは従来方
法と同様のラッピング工程、全面エツチング工程及びポ
リッシング工程であるが、面取り部エツチング処理を受
けた半導体ウェーハをそれぞれ処理する点において従来
方法と異なる。
第3図は本発明方法の他の例を示すフローチャートであ
る。同図において、A、B及びCは、それぞれ第1図に
示した従来方法と同様のスライシング工程、機械的面取
り工程及びラッピング工程である。Fはラッピング処理
された機械的に面取りされた半導体ウェーハの複数枚を
耐腐食性のスペーサを介在させて挟持積層しエツチング
液に浸清し面取り部のみをエツチングする面取り部エッ
チング工程である。Dは従来方法と同様の全面エツチン
グ工程であるが、面取り部エツチング処理された該半導
体ウェーハをエツチング液に浸漬して全面をエツチング
する点において従来方法と異なる。Eも第1図に示した
従来方法と同様のポリッシング工程である。
第4図は本発明方法の別の例を示すブロック図である。
同図において、A、B、C及びDは、それぞれ第1図に
示した従来方法と同様のスライシング工程、機械的面取
り工程、ラッピング工程及び全面エツチング工程である
。Fは全面エツチング処理された機械的に面取り加工さ
れた半導体ウェーハの複数枚を耐腐食性のスペーサを介
在させて挟持積層しエツチング液に浸漬し面取り部のみ
をエツチングする面取り部エッチング工程である。Eは
第1図に示した従来方法と同様のポリッシング工程であ
る。
上記工程において、スライシング工程A、機械的面取り
工程B、ラッピング工程C1全面エツチング工程D(従
来、単にエツチング工程と称されるもの)及びポリッシ
ング工程Eは公知であり、その詳細な説明は省略する。
なお、上述したごとく、全面エツチング処理としては、
酸エツチング又はアルカリエツチングのいずれも適用で
きるが、それぞれの長所及び短所があり、最終製品の使
用目的に応じていずれのエツチングを使用するかは適宜
決定すればよい。
しかして、面取り部エッチング工程について第5図〜第
13図に基づいて説明する。第5図は面取り部エツチン
グ処理の実施の状態を示す説明図である。同図において
、2は半導体ウェーハで、複数枚の半導体ウェーハ2は
耐腐食性のスペーサ6を密着状態で介在させて挟持積層
され積層体Xとなっている。なお、半導体ウェーハ2の
両面を非エツチング性液体又は粘性耐、例えば水で濡ら
してからスペーサ6を介在させると両者の密着状態は極
めて良好となる。
該積層体Xは、後記する締めつけ装置Yの固定支持壁8
及び可動押圧壁10の間に載置されて締めっけられ、半
導体ウェーハ2とスペーサ6とが完全に密着した状態で
容器H内のエツチング液Wに浸漬せしめられる。この状
態では、半導体つ工−ハ2のスペーサ6と密着していな
い部分、即ち面取り部分12のみがエツチング液W中に
露出されているから、接面取り部12のみが、例えば第
6図に点線で示すごとくエツチングされることとなる。
一方、半導体ウェーハ2のスペーサ6と密着している部
分はエツチング液Wと接触することはないからエツチン
グをうけることはない。このようにして半導体ウェーハ
2の面取り部12のみがエツチングされる。
本発明方法で用いられる耐腐食性のスペーサ6の形状と
しては次のものがあるが、これらの例に限定されないこ
とは勿論である。■半導体ウェーハと側面同一形状を有
する耐腐食性スペーサ6a(第7図)が最も一般的であ
る。この場合、半導体ウェーハとスペーサとを配列する
場合にオリフラ部分を一敗させて行う必要があり、後記
する配列用の専用の治具を使用すると便利である。■耐
腐食性のスペーサの周縁部の全周にテーパ部Uを設けた
ちの6b(第8図)でもよい。この形状とすると、エツ
チング液が半導体ウェーハの周縁部に入りやすくなり良
好なエツチングが行える。■耐腐食性のスペーサの周縁
部の全周に凹陥部Vを設けたもの6c(第9図)も使用
できる。これは上記■と同様の作用効果を行うものであ
る。■耐腐食性のスペーサの周側面全周に段差tを設け
たもの6d(第10図)も使用できる。これも上記■と
同様の作用効果を行うものである。■耐腐食性の中央部
分に開口部又は肉薄部りを形成したちの6e(第11図
)が別の目的で好ましい。この場合には、後記する締め
つけ治具によって締めつけた場合に締めつけ効果が大き
くそれだけエツチング液の侵入が少なくなるという利点
がある。また、スペーサ6が弾性を有する場合にも、そ
れだけ締めつけ効果が高まることになり、好ましいもの
である。
第12図は、半導体ウェーハ2と耐腐食性スペーサ6と
の積層体Xを作成するための装置の一例としての揃え治
具14を示す摘示斜視図である。
該揃え治具14は半導体ウェーハ2のオリフラ部に対応
する平坦部16を底部に形成しかつ半導体ウェーハ2の
外径と一致する内径を有する半筒状主体部18を有して
いる。該主体部18の一端部には間隙20を会して設け
られた一対の支持柱22.22が立設されている。該半
筒状主体部18に支持柱22側から耐腐食性スペーサ6
と半導体ウェーハ2とを揃えつつ順次積層していくこと
によって積層体X@節易に形成することができる。
なお、面取り部エツチングを行うエツチング液としては
、公知のエツチング液を用いればよいが、前述したごと
く、例えば弗酸(50%):硝酸(70%):酢酸を3
:5:3の割合で混合した混酸を用いる。また、処理条
件としては、例えば35°Cで30秒程度浸漬すればよ
い。さらに、半導体ウェーハの積層体Xをエツチング液
中に静置しておいてもよいしまたエツチング液中で回転
せしめてもよいものである。
複数枚の半導体ウェーハ2の積層体Xを締めつける装置
Yとしては、第13図に示す如く、下部アーム26と上
部アーム2日と該下部アーム26及び上部アーム28の
基端部を接続する接続部30とからなる側面コ字状主体
部32を有し、該下部アーム26の先端部に設けられた
固定支持壁8と、該上部アーム2日の先端部に上下動自
在に取り付けられかつ先端に可動押圧壁lOを有する締
め具34とを設けたものを用いればよい、半導体ウェー
ハ2の積層体Xは、該締めつけ装置yの固定支持壁8と
可動押圧壁10の間に載置し該可動押圧壁lOを降下さ
せて締めつけられるものである。該締め具34を該上部
アーム28に上下動自在に取りつける手段としては、公
知手段を用いればよいが、例えば該上部アーム28にネ
ジ孔を設け、該ネジ孔28に締め具34の側面にネジ溝
を形成して上下動可能にネジ込むようにすればよい。こ
の場合には、該可動押圧壁10は、該締め具34が回転
できるように互いに遊動可能に取りつけられることはい
うまでもない、なお、36はガイド板で、その先端部は
該可動押圧壁10に接続されている。また、該ガイド板
36の基端部には上記主体部32の接続部30に摺動自
在に嵌挿される凹溝部38が設けられている。従って、
該可動押圧壁10を上下動すると、該ガイド板36も該
接続部30に沿って上下動し該可動押圧壁10の動きは
垂直方向に正確にガイドされる。
(発明の効果) 以上のように、本発明方法によれば、半導体ウェーハの
面取り部のエツチングを行う際に互いに密着挟持せしめ
られる半導体ウェーハの主面に傷がついたすせず、或い
はウェーハ主平面の外周面に不規則に部分的なエツチン
グが起こらず、面取り部の全面の平滑性を向上すること
ができるという効果を奏するものである。
【図面の簡単な説明】
第1図は従来の半導体ウェーハの製造方法を示すフロー
チャート、第2図は本発明による半導体ウェーへの製造
方法の一例を示すフローチャート、第3図は本発明によ
る半導体ウェーハの製造方法の他の例を示すフローチャ
ート、第4図は本発明による半導体ウェーハの製造方法
の別の例を示すフローチャート、第5図は本発明方法の
実施の一態様を示す説明図、第6図は半導体ウェーハの
面取り部エツチングを行った状態を示す説明図、第7図
〜第11図は本発明方法に使用しうる耐腐食性スペーサ
の形状の変形を示す説明図、第12図は本発明方法で使
用しうる揃え治具の一例を示す斜視図及び第13図は本
発明方法で使用する締め具の一例を示す斜視図である。 2−・・半導体ウェーハ、6・−スペーサ、8・−・固
定支持壁、10−・−可動押圧壁、工2・・−面取り部
、X−・・半導体ウェーハ積層体、Y・・・締めつけ装
置、W−・・エツチング液、H〜・・容器。 特許出願人  信越半導体株式会社 同 上    直江津電子工業株式会社第5図

Claims (5)

    【特許請求の範囲】
  1. (1)単結晶半導体インゴットをダイヤモンドカッター
    等で薄板状にスライシングして半導体ウェーハとするス
    ライシング工程と、スライシングによって得られた該半
    導体ウェーハの周辺部の角部を機械的に除去する機械的
    面取り工程と、機械的面取り加工された該半導体ウェー
    ハの両面を研磨するラッピング工程と、ラッピング処理
    された該半導体ウェーハをエッチング液に浸漬して全面
    をエッチングする全面エッチング工程と、全面エッチン
    グ処理された該半導体ウェーハの片面又は両面を鏡面研
    磨するポリッシング工程と、を有する半導体ウェーハの
    製造方法において、該機械的に面取り加工された複数枚
    の半導体ウェーハを耐腐食性のスペーサを介在させて挟
    持積層してエッチング液に浸漬し面取り部のみをエッチ
    ングする面取り部エッチング処理を行うようにしたこと
    を特徴とする半導体ウェーハの製造方法。
  2. (2)該面取り部エッチング処理をラッピング工程の前
    に行うことを特徴とする請求項(1)記載の半導体ウェ
    ーハの製造方法。
  3. (3)該面取りエッチング処理をラッピング工程の後に
    行うことを特徴とする請求項(1)記載の半導体ウェー
    ハの製造方法。
  4. (4)該面取りエッチング処理を全面エッチング工程の
    後に行うことを特徴とする請求項(1)記載の半導体ウ
    ェーハの製造方法。
  5. (5)該全面エッチング処理を酸エッチング又はアルカ
    リエッチングによって行うようにしたことを特徴とする
    請求項(1)(2)(3)又は(4)記載の半導体ウェ
    ーハの製造方法。
JP16539288A 1988-07-02 1988-07-02 シリコン半導体ウェーハの製造方法 Granted JPH0215628A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP16539288A JPH0215628A (ja) 1988-07-02 1988-07-02 シリコン半導体ウェーハの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP16539288A JPH0215628A (ja) 1988-07-02 1988-07-02 シリコン半導体ウェーハの製造方法

Publications (2)

Publication Number Publication Date
JPH0215628A true JPH0215628A (ja) 1990-01-19
JPH0357612B2 JPH0357612B2 (ja) 1991-09-02

Family

ID=15811529

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16539288A Granted JPH0215628A (ja) 1988-07-02 1988-07-02 シリコン半導体ウェーハの製造方法

Country Status (1)

Country Link
JP (1) JPH0215628A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009164528A (ja) * 2008-01-10 2009-07-23 Bridgestone Corp ウェハの製造方法
WO2009124060A1 (en) * 2008-03-31 2009-10-08 Memc Electronic Materials, Inc. Methods for etching the edge of a silicon wafer
CN102623332A (zh) * 2012-04-11 2012-08-01 浙江金瑞泓科技股份有限公司 一种硅单晶片的二氧化硅薄膜的剥离装置及其方法
US8735261B2 (en) 2008-11-19 2014-05-27 Memc Electronic Materials, Inc. Method and system for stripping the edge of a semiconductor wafer
US8853054B2 (en) 2012-03-06 2014-10-07 Sunedison Semiconductor Limited Method of manufacturing silicon-on-insulator wafers
CN111341704A (zh) * 2020-05-20 2020-06-26 西安奕斯伟硅片技术有限公司 一种硅片背封层的边缘去除装置及边缘去除方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62132324A (ja) * 1985-12-04 1987-06-15 Showa Denko Kk ウエハ−の面取り研削ダメ−ジ層の除去方法および除去用治具

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62132324A (ja) * 1985-12-04 1987-06-15 Showa Denko Kk ウエハ−の面取り研削ダメ−ジ層の除去方法および除去用治具

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009164528A (ja) * 2008-01-10 2009-07-23 Bridgestone Corp ウェハの製造方法
WO2009124060A1 (en) * 2008-03-31 2009-10-08 Memc Electronic Materials, Inc. Methods for etching the edge of a silicon wafer
US8192822B2 (en) 2008-03-31 2012-06-05 Memc Electronic Materials, Inc. Edge etched silicon wafers
US8309464B2 (en) 2008-03-31 2012-11-13 Memc Electronic Materials, Inc. Methods for etching the edge of a silicon wafer
US8735261B2 (en) 2008-11-19 2014-05-27 Memc Electronic Materials, Inc. Method and system for stripping the edge of a semiconductor wafer
US8853054B2 (en) 2012-03-06 2014-10-07 Sunedison Semiconductor Limited Method of manufacturing silicon-on-insulator wafers
CN102623332A (zh) * 2012-04-11 2012-08-01 浙江金瑞泓科技股份有限公司 一种硅单晶片的二氧化硅薄膜的剥离装置及其方法
CN111341704A (zh) * 2020-05-20 2020-06-26 西安奕斯伟硅片技术有限公司 一种硅片背封层的边缘去除装置及边缘去除方法
CN111341704B (zh) * 2020-05-20 2020-08-25 西安奕斯伟硅片技术有限公司 一种硅片背封层的边缘去除装置及边缘去除方法

Also Published As

Publication number Publication date
JPH0357612B2 (ja) 1991-09-02

Similar Documents

Publication Publication Date Title
JP3055401B2 (ja) ワークの平面研削方法及び装置
US5756399A (en) Process for making semiconductor wafer
JP3328193B2 (ja) 半導体ウエーハの製造方法
JPH11135464A (ja) 半導体ウェハの製造方法
US6465328B1 (en) Semiconductor wafer manufacturing method
JPH0215628A (ja) シリコン半導体ウェーハの製造方法
JP2010040549A (ja) 半導体ウェーハ及びその製造方法
JPH08274285A (ja) Soi基板及びその製造方法
TW200403739A (en) Method of machining silicon wafer
JPH0897111A (ja) Soi基板の製造方法
JPH09102122A (ja) 記録媒体用基板
JPH02208931A (ja) 化合物半導体基板の研磨方法
JP3737782B2 (ja) 薄型液晶表示素子の製造方法
JPS62132324A (ja) ウエハ−の面取り研削ダメ−ジ層の除去方法および除去用治具
JPH0215627A (ja) 半導体ウェーハの製造方法
JP2004058256A (ja) 平板の面取り研磨方法
JPH04330726A (ja) 半導体ウェーハの製造方法
JPH04284629A (ja) 半導体基板の製造方法
JP2007130723A (ja) ガラス基板の角部面取り用保持装置及びガラス基板の角部面取り方法
JP3399179B2 (ja) ウェーハの加工方法
KR100545822B1 (ko) 웨이퍼 단면 연마 방법 및 웨이퍼 크램프
JPH02178927A (ja) 板面体の研磨方法
JPS6381934A (ja) ウエハおよびその製造方法
JPS59188921A (ja) 誘電体分離基板の製造方法
CA1219383A (en) Method of burnishing malleable films on semiconductor substrates