JPH02156351A - キャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は電子計算機の中央演算処理装置と主記憶部と間
などに設けられるキャッシュメモリ装置に関する。

（従来の技術） 電子計算機の中央演算処理装置（以下、プロセッサと称
する）は、アーキテイタチャ研究、ＶＬＳＩ研究の発展
に伴い、性能、速度ともに大幅に向上している。

プロセッサの処理速度を活かしシステム全体の速度を向
上させる鍵は、プロセッサによる記憶装置にアクセス速
度の向上、あるいはアクセス頻度の軽減にあるといわれ
ている。

これには、種々のアプローチがあるが、その１つとして
従来からキャッシュメモリ方式を用いた記憶装置の階層
化が行われてきた。

この場合、キャッシュメモリ方式とは、プロセッサと、
低速大容量な主記憶との間に高速で比較的小量なキャッ
シュメモリ装置を備え、ヒツト率検出部によってアクセ
ス頻度の高いデータを検知してこれを該キャッシュメモ
リ装置に蓄えておくことで、キャツシュヒツト率に応じ
て記憶装置全体の速度性能を見かけ上向上させることが
できるものである。

ヒツト率検出部は、プロセッサのアクセスしたアドレス
データがキャッシュメモリ装置内に格納されているかど
うかを判定するものであり、格納されていればヒツト、
そうでなければミスという情報を出力する。ヒツト、ミ
スの検出には、一般一にタグメモリと呼ばれるもう１つ
の記憶部が用いられる。タグメモリには、キャッシュメ
モリ装置のデータ用メモリ（以下、データメモリと称す
る）内に格納されている内容が主記憶装置上のどこにあ
るかを示すアドレス等が格納されている。

そして、ヒツト検出部は、プロセッサの出力したアドレ
スと、タグメモリ内のアドレスとの比較を行ない一致（
ヒツト）、不一致（ミス）の判定を下す。

すなわち、ヒツト検出のためには、タグメモｉへの読出
しに要する時間と、アドレスデータの比較に要する時間
とが必要になり、データメモリのアクセスに比べてアド
レスデータの比較を行なう分だけ時間がかかる。

そこで、このような不都合を除くために、第３図に示す
如くプロセッサのデータリードに関して、ヒツト／ミス
の如何にかかわらず、データメモリの内容をプロセッサ
に送り、次のサイクルでヒツト／ミスの情報を通知する
方式、いわゆるウェイト遅延型キャッシュ方式をとって
いるものも多い。

これによって、データリード時におけるアクセス速度を
向上させている。

（発明が解決しようとする課題） しかしながら上述した従来のキャッシュメモリ装置にお
いては次に述べるような問題があった。

すなわち、上述した従来のキャッシュメモリ方式では、
プロセッサのデータライトに関しては、第４図に示す如
くヒツト／ミス検出後でないと、データメモリにライト
許可を出すことができない。

このため、ヒツト／ミス情報を次ぎのサイクルでプロセ
ッサに通知することになり、データライト時にデータリ
ード時の２倍の時間がかかるという問題があった。

本発明は上記の事情に鑑み、データライト時に要する時
間を約半分に短縮することができるキャッシュメモリ装
置を堤供することを目的としている。

〔発明の構成〕

（課題を解決するための手段） 上記の目的を達成するために本発明によるキャッシュメ
モリ装置は、電子計算機の中央演算処理装置と主記憶装
置との間に配置されるデータメモリと、このデータメモ
リに蓄えられたデータの前記主記憶装置でのアドレスを
格納したタグメモリと、前記中央演算処理装置から出力
されたプロセッサアドレスデータとこのプロセッサアド
レスデータに対応して前記タグメモリから出力されたア
ドレスデータとを比較してヒツト／ミスの判定を行なう
ヒツト検知部と、前記プロセッサから出力されたプロセ
ッサアドレスデータを所要サイクル分遅延させるアドレ
ス処理部と、前記ブロセッサから出力された書込み対象
データを所要サイクル分遅延させるデータ処理部とを備
え、ヒツト検知部の判定結果が出力されるタイミングに
応じてアドレス処理部からプロセッサアドレスデータを
出力させるとともに、データ処理部から書込み対象デー
タを出力させてデータの書込み動作を行なわせることを
特徴としている。

（作用） 上記の構成において、プロセッサからプロセッサアドレ
スデータと、書込み対象データとが出力されれば、ヒツ
ト検知部によって前記プロセッサアドレスデータが判定
されてヒツト／ミスの判定が行われる。また、この判定
結果が得られたタイミングに対応してアドレス処理部か
ら前記プロセッサアドレスデータが出力されるとともに
、データ処理部から書込み対象データが出力され、最小
単位時間でデータメモリに対するデータライト動作が行
われる。

（実施例） 第１図は本発明によるキャッシュメモリ装置の一実施例
を示すブロック図である。なおこの図においては、キャ
ッシュリプレース回路等は省略しである。

この図に示すキャッシュメモリ装置は、ヒ・ソト検知部
１と、アドレス処理部２と、！−タ処理部３と、データ
メモリ４とを備えており、データリード時においてはウ
ェイト遅延キャッシュメモリ方式でデータのリード動作
を行ない、またデータライト時には書込みアドレスデー
タおよび書込み対象データを１サイクルずつ遅延させる
ことでヒツト／ミス情報が得られたサイクルで書込み対
象データのライト動作を行なう。

ヒツト検知部１は、前記データメモリ４内に格納されて
いるデータの上位アドレスが格納され、プロセッサ（図
示は省略する）からアドレスデータ（プロセッサアドレ
スデータ）が出力されたときその下位アドレスに対応し
た番地に格納されている上位アドレスを出力するタグメ
モリ５と、このタグメモリ５から出力される上位アドレ
スデータと前記プロセッサアドレスデータの上位アドレ
スデータとを比較する比較器６と、この比較器６から出
力される前記各アドレスデータの比較結果（ヒツト情報
／ミス情報）をラッチする比較信号ラッチ回路７とを備
えている。

そして、前記プロセッサからプロセッサアドレスデータ
が出力されたとき、このプロセッサアドレスデータの下
位アドレスに基づいてタグメモリ５の上位アドレスデー
タを読出してこの上位アドレスデータと、前記プロセッ
サアドレスデータの上位アドレスデータとを比較し、こ
れらが一致していればヒツト情報を発生し、また不一致
であれば、ミス情報を発生する。

またアドレス処理部２は、前記プロセッサアドレスデー
タを取り込んで１サイクル遅延させて出力するアドレス
ラッチ回路８と、アドレス切替え信号に応じて前記プロ
セッサから出力されるプロセッサアドレスデータ、また
は前記アドレスラッチ回路８から出力される１サイクル
前のプロセッサアドレスデータのいずれか一方を選択的
に取り込むアドレス切替え回路９とを備えており、デー
タリード時にはアドレス切り替え信号によって現サイク
ルのアドレスデータ取り込みが指定され、これに対応し
てアドレス切替え回路９はプロセッサから出力されるプ
ロセッサアドレスデータを直接取り込んでこれをデータ
メモリ４に供給する。

また、データライト時にはアドレス切り替え信号によっ
て１サイクル前のアドレスデータ取り込みが指定され、
これに対応してアドレス切替え回路９はアドレスラッチ
回路８からから出力される１サイクル前のプロセッサア
ドレスデータを取り込んでこれをデータメモリ４に供給
する。

またデータ処理部３は、書込み対象となるデータを１サ
イクル遅延させるデータラッチ回路１０を備えており、
書込み対象となるデータが供給されたときにはこれを１
サイクル遅延させてデータメモリ４に供給する。またこ
のデータメモリ４からデータが出力されたときにはこれ
を取り込んでプロセッサ等にそのまま供給する。

データメモリ４は、キャッシュメモリとして使用されて
おり、ライト信号が供給されていないときには、前記ア
ドレス処理部２から出力されるプロセッサアドレスデー
タによって指定された番地に格納されているデータを読
み出しこれを前記データ処理部３に供給する。また、ラ
イト信号が供給されているときには、前記データ処理部
３から出力されるデータを取り込み、これを前記アドレ
ス処理部２から出力されるプロセッサアドレスデータに
よって指定された番地に書き込む。

次に、第２図に示すタイミング図を参照しながらこの実
施例のライト動作を説明する。

まず、データライト時には、プロセッサからプロセッサ
アドレスデータが出力され、これがヒツト検知部１によ
ってヒツト／ミスが判定され、この判定結果が１サイク
ル遅れて出力される。

またこのとき、アドレス切替え信号によってライト動作
が指定されるから、アドレス切替え回路９はアドレスラ
ッチ回路８から出力されるプロセッサアドレスデータを
選択する。

これによって、アドレス処理部２によってプロセッサか
ら出力されるプロセッサアドレスデータが１サイクルず
つ遅延されてデータメモリ４に供給される。またこのと
き、データ処理部３によって前記プロセッサから出力さ
れる書込み対象データが１サイクルずつ遅延されてデー
タメモリ４に供給される。

そして、ヒツト検知部１からヒツト情報が出力されれば
、このサイクルで、プロセッサはデータメモリ４に対し
てライト信号を供給してこのデータメモリ４にこのヒツ
ト情報に対応するプロセッサアドレスデータと、書込み
対象データとに基づいてライト動作を行なわせる。

以下、プロセッサがデータメモリ４に対してライト動作
を行なうときには、上述した動作が連続的に行われ、１
サイクル単位でデータのヒツト／ミスの判定、データの
ライト動作が連続的に行われる。

そして、このデータライト動作が終了し、次に動作がリ
ード動作であれば、データライト動作とデータリード動
作との間に所要サイクルのウェイト期間が挿入されて、
これら動作のマツチングがとられる。

このようにこの実施例においては、データライト時に書
込みアドレスデータおよび書込み対象データを１サイク
ルずつ遅延させることでヒツト／ミス情報が得られたサ
イクルで書込み対象データのライト動作を行なうように
したので、データライト時に要する時間を従来方式のも
もの約半分に短縮することができる。

〔発明の効果〕

以上説明したように本発明によれば、データライト時に
要する時間を従来の約半分に短縮することができる。

【図面の簡単な説明】

第１図は本発明によるキャッシュメモリ装置の一実施例
を示すブロック図、第２図は同実施例のデータライト動
作例を示すタイミング図、第３図は従来からあるキャッ
シュメモリ装置のリード動作例を示すタイミング図、第
４図は従来からあるキャッシュメモリ装置のライト動作
例を示すタイミング図である。 １・・・ヒツト検知部 ２・・・アドレス処理部 ３・・・データ処理部 ４・・・データメモリ ５・・・タグメモリ

Claims (3)

【特許請求の範囲】
1. （１）電子計算機の中央演算処理装置と主記憶装置との
   間に配置されるデータメモリと、 このデータメモリに蓄えられたデータの前記主記憶装置
   でのアドレスを格納したタグメモリと、前記中央演算処
   理装置から出力されたプロセッサアドレスデータとこの
   プロセッサアドレスデータに対応して前記タグメモリか
   ら出力されたアドレスデータとを比較してヒット／ミス
   の判定を行なうヒット検知部と、 前記プロセッサから出力されたプロセッサアドレスデー
   タを所要サイクル分遅延させるアドレス処理部と、 前記プロセッサから出力された書込み対象データを所要
   サイクル分遅延させるデータ処理部とを備え、 ヒット検知部の判定結果が出力されるタイミングに応じ
   てアドレス処理部からプロセッサアドレスデータを出力
   させるとともに、データ処理部から書込み対象データを
   出力させてデータの書込み動作を行なわせることを特徴
   とするキャッシュメモリ装置。
2. （２）アドレス処理部内にアドレス切替え回路を設け、
   このアドレス切替え回路によってデータリード時には前
   記プロセッサから出力されるプロセッサアドレスデータ
   を取り込んでそのまま出力し、データライト時には前記
   プロセッサから出力されるプロセッサアドレスデータを
   取り込んで所要サイクル遅延させて出力する請求項１記
   載のキャッシュメモリ装置。
3. （３）データライト動作の後に、データリード動作続け
   てを行なうとき、データライト動作とデータリード動作
   との間に所要サイクルのウェイト期間を挿入する請求項
   ２記載のキャッシュメモリ装置。