JPH02156684A - 複合型ダイオード装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、一つの半導体基体に複数のダイオード素子が
形成されている複合型ダイオード装置に関する。

［従来の技術］ 一つの半導体基体に２つのｐｎ接合ダイオード又はショ
ットキバリアダイオードか形成された複合ダイオードが
ある。この種のダイオード装置は一般にデュアルダイオ
ードと呼ばれ、電源の整流回路等に広く使用されている
。第９図に従来のこの種のダイオード装置を示す。出発
母材であるｎ士形領１１１２の上面にエピタキシャル成
長させて形成したｎ膨頭域３に第１及び第２のｐ４形領
域４．５を島状に設けて成る半導体基体１と、半導体基
体１の一方の主面に形成された保護膜８の開口９．１１
を通じて第１のｐ十形領域４及び第２の２４形Ｖ１域５
に低抵抗性の接触をする第１及び第２のアノード電極１
０．１２と、半導体基体１の他方の主面に形成されｎ＋
十形領域２低抵抗性の接触をするカソード電極１３とを
有する。第９図のデュアルダイオードでは、第１のアノ
ード電極１０と第１のＰ十形領域４とｎ影領域３とｎ＋
十形領域２カソード電極１３とによって第１のｐｎ接合
タイオード６が縦方向に形成されており、第２のアノー
ド電極１２と第２のρ十形領域４とｎ影領域３とｎ＋十
形領域２カソード電極１３とによって第２のｐｎ接合ダ
イオード７が縦方向に形成されている。第１のｐ÷十形
領域４第２のＰ１形領域５とは不純物濃度、拡散深さ等
がほぼ同一の条件で形成されているので、第１のｐ、ｎ
接合ダイオード６と第２のｐｎ接合タイオード７の電気
的特性はほぼ等しくなっている。

［発明が解決しようとする課題］ 第９図のデュアルダイオードを、例えばフォワードコン
バータ型スイッチング電源の２次側整流タイオードとし
て使用した場合、第１のρｎ接合ダイオード６と第２の
ｐｎ接合タイオード７はどちらか一方には順方向のバイ
アス電圧が印加され、他方には逆方向のバイアス電圧が
印加される。仮に、第１のρｎ接合ダイオード６に順方
向のバイアス電圧が印加され、第２のｐｎ接合ダイオー
ド７に逆方向のバイアス電圧が印加されたとすると、第
１のｐｎ接合ダイオード６は導通状態となり、第２のρ
ｎ接合ダイオード７は遮断状態となる。

このとき、第９図に示す従来のデュアルダイオードでは
導通状態にある第１のｐｎ接合ダイオード６のアノード
電極１０に流れる電流の一部が第１のｐｎ接合ダイオー
ド６の順方向電流としてカソード電極１３へと流れずに
、遮断状態にある第２のｐｎ接合ダイオード７のアノー
ド電極１２へと流れる電流（以下、漏れ電流と称する）
となり、この漏れ電流が比較的大きい値を示した。即ち
、第２のｐｎ接合ダイオード７の逆方向電流が増大する
という問題が発生した。この理由は次のように考えられ
る。第１のρｎ接合ダイオード６に順方向のバイアス電
圧が印加されると、第１のｐ＋十形領域４らｎ影領域３
に少数キ。ヤリアであるホ−ル（正孔）が注入される。

このホールは主としてｎ＋十形領域２向かってｎ影領域
３を縦方向に拡散して第１のｐｎ接合ダイオード６の順
方向電流となるが、一部のホールはｎ影領域３を第２の
ｐ＋十形領域５向かって横方向に拡散する。ここで、第
９図のデュアルダイオードでは２つのρ十形領域６．７
とその間に形成されたｎ影領域３によって、第１のｐ十
形領域４をエミンタ、ｎ影領域３をベース、第２のｐ÷
十形領域５コレクタとする寄生ｐｎｐ）ランジスタが形
成される。このため、ｎ影領域３を横方向に拡散するホ
ールの多くはｎ＋十形領域２ら注入される電子と再結合
するが、一部のホールは第２のＰ＋十形領域５収集され
て寄生ｐｎｐ）ランジスタのコレクタ電流となり、第２
のアノード電極１２へと流れる漏れ電流となる。

上記の問題を解決する手段として、寄生ρｎｐトランジ
スタの電流増幅率ｈｉｅ　’を減少する試みが考えられ
る。これは第１のＰ十形領域４と第２のｐ十形領域５の
間隔を増大することで実現できる。しかしながら、この
方法では、半導体基体１の面積を増加するので望ましく
ない。

そこで、本発明は上記の問題を解決した複合型ダイオー
ド装置を提供することを目的とする。

［課題を解決するための手段］ 上記目的を達成するための本発明は、実施例を示す第１
図〜第８図の符号を参照して説明すると、第１の導電形
の第１の半導本領１！１１１３と、該第１の半導本領１
！ＩＩ！３に隣接し且つ互いに離間して形成された前記
第１の導電形と反対の第２の導電形の第２及び第３の半
導体領域４．５と、前記第１の半導体領域３と電気的に
接続された第１の電極１３と、前記第２の半導体領域４
と電気的に接続された第２の電極１０と、前記第３の半
導体領域５と電気的に接続された第３の電極１２とを具
備し、前記第１の電極１３と前記第１の半導体領域３と
前記第２の半導体領域４と前記第２の電極１０によって
第１のｐｎ接合タイオード６が形成され、前記第１の電
極１３と前記第１の半導体領域３と前記第３の半導体領
域５と前記第３の電極１２によって第２のｐｎ接合ダイ
オード７が形成される複合型ダイオード装置において、
平面的に見て、前記第２の半導体領域４と前記第３の半
導体領域５との間に前記第１の半導体領域３を介して前
記第２の導電形め第４の半導体領域１４か配設され、前
記第４の半導体領域１４を前記第１の半導体領域３に電
気的に接続するための電極１６が形成されている複合型
ダイオード装置に係わるものである。

なお、本発明をｐｎ接合とショットキバリアとの両方を
含む複合型ダイオード装置にも適用することができる。

［作用コ 本発明によれば、第１の半導体領域２の第２の半導体領
域４と第３の半導体領域５とが対向開領域に、第２及び
第３の半導体領域４．５と同じ導電形から成る第４の半
導体領域１４が形成されている。このため、第１の半導
体領域３と第２の半導体領域４とによって形成されるｐ
ｎ接合又は第１の半導体領域３と第３の半導体領域５と
によって形成されるｐｎ接合のどちらかの一方に順方向
のバイアス電圧が印加され、他方に逆方向のバイアス電
圧が印加されたとき、第２の半導体領域４から第１の半
導体領域３に注入され、第３の半導体領域５へと向かう
少数キャリア及び第３の半導体領域５から第１の半導体
領域３に注入され、第２の半導体領域４へと向かう少数
キャリアはそれぞれ第２又は第３の半導体領域４．５と
第１の半導体領域３と第４の半導体領域１４によって形
成されるトランジスタによって第４の半導体領域１４に
収集される。第４の半導体領域１４は電極１６を介して
第１の半導体領域３に電気的に接続されているから、第
４の半導体領域１４に収集された少数キャリアに基づく
電流は順方向にバイアスされたｐｎ接合を含むダイオー
ドの順方向電流の一部となる。したがって、順方向にバ
イアスされたｐｎ接合から逆方向にバイアスされたｐｎ
接合へと流れる少数キャリアに基づく漏れ電流が減少し
、逆方向にバイアスされたｐｎ接合を含むダイオードの
逆方向電流σ）増大が防止される。ガードリングを含む
複合型ショットキバリアダイオード装置においても同様
な作用が生じる。

［実施例１］ 第１図〜第４図を参照して実施例１のデュアルタイオー
ドを説明する。但し、第１図〜第４図及び実施例２．３
を示す第５図〜第８図において第９図と実質的に同一の
部分には同一の符号を付してその説明を省略する。

本実施例のデュアルダイオードは、第１及び第２のダイ
オード６．７を得るためのｎ＋十形領域２ｎ影領域（第
１の半導体領域）３と第１のｐ＋形領領域第２の半導体
領域）４と第２のＰ＋形領領域第３の半導体領域）５と
を有する他に、半導体基体１の表面においてアノード領
域となる第１及び第２のＰ＋十形領域４５を環状ｎ影領
域３を介してそれぞれ包囲するように形成された略８の
字形の第３のＰ＋形領領域第４１１７′］半導体領域）
１４を有し、更にｎ十形領域１５を有する。

第３の１十形領域１４は、平面的に見て、第１及び第２
のＰ＋十形領域４５の対向間に配置され、表面を除いて
ｎ影領域３によって囲まれている。

この第３のｐ＋十形領域１は第１及び第２のｐ＋十形領
域４５を形成する拡散工程で同時に形成されている。従
って、第３の９十形領域１４の下部にはｎ影領域３が存
在している。

（１＋形領域１５は第１及び第２のＰ十形領域４．５の
対向間から外れた領域に島状に形成されている。このｎ
十形領域１５の上面は半導体基体１の表面に露出してお
り、下面はｎ影領域３に接している。ｎ十形領域１５は
ｎ影領域３よりも不純物濃度が高く、後述する電極１６
と低抵抗性の接触をするコンタクト領域である。また、
半導体基体１の表面には第３の９十形領域１４とｎ十形
領域１５の両方に低抵抗性の接触をする電極１６か第１
及び第２のアノード電極１０．１２に離間して形成され
ている。＠極１６は第１及び第２のアノード電極１０．
１２と同時に形成される。

本実施例のデュアルダイオードにおいて、第１のアノー
ド電極１０とカソード電′＃１１３との間に第１のアノ
ード電極１０側の電位か正となる電圧を印加し、第２の
アノード電極１２とカソード電極１３との間に第２のア
ノード電極１２側の電位が負となる電圧を印加すると、
第１のρｎ接合ダイオード６が導通状態となり、第２の
ρｎ接合ダイオード７か遮断状態となる。、二こで、本
実施例のデュアルダイオードでは、第９図に示す従来の
デュアルタイオードに比べて、第２のｐｎ接合ダイオー
ド７へと流れる漏れ電流を小さくすることができる。こ
の理由は以下のように考えられる。

第１のｐｎ接合ダイオード６に順方向のバイアス電圧が
印加されると、第１のＰ＋十形領域４らｎ影領域３にホ
ールか注入される。このホールの一部は従来例と同様に
ｎ影領域３を第１図において横方向に拡散する。ところ
が、本実施例では第１めＰ十形領域４とｎ影領域３と第
３のｐ４形領域１４によって横方向にｐｎｐ構造か形成
されている。ここで、ｎ十形領域１５から比教的離れた
位置における第３のＰ＋十形領域１の近傍のｎ影領域３
は、順方向電流に基づいてカソード電極１３との電位差
が比較的大きくなる位置であり、ｎ十形領域１５の近傍
のｎ膨頭域３よりも電位が高い。

また、第３のｐ十形領域１４の電位はｎ十形領域１５の
近傍のｎ影領域３の電位とほぼ等しいと見なぜる。従っ
て、ｎ影領域３と第３のｐ＋十形領域１によって形成さ
れるｐｎ接合は逆方向にバイアスされ、上記のρｎｐ横
遣は第１のｐ十形領域４をエミッタ、ｎ影領域３をベー
ス、第３のｐ＋十形領域１をコレクタとするｐ　ｎ　ｐ
　ｌ”ランジスタ（第１の寄生ｐｎｐトランジスタ）と
して動作し、ｎ影領域３を横方向に拡散するポールの多
くは第３のｐ−Ｉ影領域１４に収集される。第３のｐ＋
十形領域１に収集されたホールは、第１の寄生ｐ　ｎｐ
トランジスタのコレクタ電流となって、電極１６からｎ
十形領域１５、ｎ影領域３、ｎ＋十形領域２経て最低電
位にあるカソード電極１３に流れる電流を生じさせる。

この電流は結局のところ第１のアノードｔ　ｌ＃ｌｉ　
ｏからカソード電極１３／＼と流れるから、第１のｐｎ
接合ダイオード６の順方向電流の一部とみなせる。なお
、ｎ影領域３を横方向に拡散するホールはｐ　＋影領域
４から注入されるホールである上に、第１の寄生ｐｎｐ
トランジスタの電流増幅率ｈｆｅは小さいから、第１の
寄生ｐｎｐトランジスタに分流して流れる順方向電流は
微かである。また、第１のアノード電極ｌＯとカソード
電極１３との間に第１のアノード電極１０側を負とする
電圧を印加し、第２のアノード電極１２とカソード電極
１３との間に第２のアノード電極１２側を正とする電圧
を印加した場合は、同様に第２のｐ十形領域５をエミッ
タ、ｎ影領域３をベース、第３のｎ十形領域１４をコレ
クタとする第２の寄生ｐｎｐトランジスタが動作し、第
２のｐ４形領域５から第１のｐｎ接合ダイオード６へと
流れる漏れ電流を制限する。

［実施例２］ 第５図及び第６図は実施例２のデュアルダイオードを示
す。このデュアルダイオードは、第５図に示すように第
１及び第２のｐ÷形領Ｌし！１４．５の相互間の第３の
Ｐ＋十形領域１の両側にｎ１形領１！！１Ｉ１７を有す
る。このｎ４形領域１７は、平面的には第６図に示すよ
うに第１のＰ十形領域４と第２のＰ十形領域５とをｎ影
領域３を介して包囲している。なお、ｎ十形領域１７は
島状のｎ十形領域１５と同じ拡散工程で形成される。

本実施例のデュアルダイオードでは、第１のｐｎ接合ダ
イオード６が順方向にバイアスされ、第２のｐｎ接合ダ
イオード７が逆方向にバイアスされたとき、第１のＰ＋
十形領域４エミッタ、ｎ影領域３及びｎ十形領域６をベ
ース、第３のｎ十形領域１４をコレクタとする第１の寄
生ｐｎｐトランジスタが動作し、第１のＰ＋十形領域４
ら第２のｎ十形領域５へと流れる漏れ電流を減少できる
。

また、第１のｐｎ接合ダイオード６が逆方向にバイアス
され、第２のｐｎ接合ダイオード７が順方向にバイアス
されたとき、第２のＰ＋十形領域５エミッタ、ｎ影領域
３及びｎ十形領域６をベース、第３のｎ十形領域１４を
コレクタとする第２の寄生ｐｎｐトランジスタが動作し
、第２のｎ十形領域５から第１のＰ十形領域４へと流れ
る漏れ電流を減少できる。また、本実施例のデュアルダ
イオードでは第３のｎ十形領域１４の第１のＰ＋十形領
域４側び第２のＰ中形領域５側にエピタキシャル層のｎ
影領域３よりも不純物濃度の高いｎ十形領域１７か形成
されているので、パンチスルーを有効に防止することが
できる。即ち、逆方向のバイアス電圧が印加されたｐｎ
接合ダイオードのＰｎ接合からは主として不純物濃度の
低いｎ影領域３側に空乏層が形成される。この空乏層が
第３のｐ１形領域１４に達する（パンチスルーする）と
、第３のｐ十形領域１４に収集されたホールが逆方向に
バイアスされたｐｎ接合ダイオードのＰ＋形領領域流れ
込み、漏れ電流が増大する。本実施例では第３のｎ十形
領域１４の両側に空乏層が延びにくい高不純′！ＩＪ濃
度のｎ十形領域１７が形成されているので、上記のパン
チスルーを有効に防止できる。したがって、逆方向バイ
アスを大きくしても漏れ電流の小さいデュアルダイオー
ドを実現できる。換言すれば、第１図〜第４図の実施例
１のデュアルダイオードに比べて第１のｎ十形領域４と
第２のｐ＋十形領域５間隔を小さくでき、チップサイズ
を小さくして漏れ電流の少ないデュアルタイオードを実
現できる。スイッチング特性を向上するためにライフタ
イムキラーとして重金属を拡散したデュアルダイオード
では、ｎ影領域３の不純物濃度が見かけ上小さくなり、
空乏層が延び易くなるので、本実施例はこのようなデュ
アルダイオードに適用して特に有効である。

［実施例３］ 第７図及び第８図は実施例３に係わるデュアルショット
キバリアダイオードを示す。このショットキバリアダイ
オードを２つ含むものは、第７図に示すように、出発母
材であるｎ十形領域２と、その上面にエピタキシャル成
長させて形成したｎ影領域３と、ｎ影領域３の上面に形
成された第１及び第２のバリア電極（第１及び第２のア
ノード電極ｆｆ１）２１．２２と、バリア電極２１及び
２２の周部に形成された第１及び第２のｎ十形領域２３
．２４と、ｎ十形領域２に低抵抗性接触するカソード電
極１３とを有する。第１のバリア電極２１はｎ影領域３
及び第１のｎ十形領域２３と接触しており、第２のバリ
ア電極２２はｎ影領域３及び第２のＰ＋十形領域２と接
触している。第１及び第２のバリア電極２１．２２はそ
れぞれｎ影領域３との界面に第１及び第２のショットキ
バリア２５．２６を生成するが、第１及び第２のｎ十形
領域２３．２４との界面にほのショットキバリアを生成
しない、第１のＰ＋十形領域２は第１のショットキバリ
ア２５に隣接してこれを包囲するように配置されており
、第２のｎ十形領域２４は第２のショットキバリア２６
に隣接してこれを包囲するように配置されている０以上
は従来のデュアルショットキバリアダイオードと変わり
ないが、本実施例では第７図及び第８図に示すように、
ｎ影領域３の第１のＰ十形領域２３と第２のＰ中形領域
２４とが対向する領域に第３のＰ＋十形領域１が形成さ
れ、第１及び第２のｎ十形領域２３．２４がそれぞれ半
導体基体１の上面側において、ｎ影領域３と第３のｎ十
形領域１４に順次包囲されている。また、第３のｎ十形
領域１４は半導体基体１の表面に露出しており、実施例
１．２と同様に島状のｎ十形領域１５に接続された電極
１６に低抵抗性の接触をしている０本実施例のデュアル
ショットキバリアダイオードは第１のバリア電極２１、
ｎ影領域３、ｎ十形領域２、カソード電極１３及びガー
ドリングとしての第１の２１形領域２３によって第１の
ショットキバリアダイオード６か縦方向に形成されてお
り、第２のバリア電極２２、ｎ影領域３、ｎ十形領域２
、カソード電極１３及びガードリングとしての第２のｎ
十形領域２４によって第２のショットキバリアダイオー
ド７が縦方向に形成されている。

本実施例のデュアルショットキバリアダイオードにおい
て、第１のショットキバリアダイオード６に順方向のバ
イアス電圧を印加し、第２のショットキバリアダイオー
ド７に逆方向のバイアス電圧を印加すると、第１のＰ＋
十形領域２からｎ影領域３に少数キャリアとしてのポー
ルが注入される。このポールの一部は実施例１．２と同
様にｎ影領域３を横方向に拡散する。従来の構造であれ
ばこのホールが第２のｐ÷中形領域２４収集されるが、
本実施例では第１のＰ４形領域２３とｎ影領域３と第３
のｎ十形領域１４によって形成される第１の寄生ｐｎｐ
）ランジスタ（第１のｐｎｐ構造）が動作し、ｎ影領域
３を横方向に拡散するホールは第３のｐ＋十形領域１４
収集されて、第２のｎ十形領域２４へと流れるホールが
制限される。第１のショットキバリアダイオード６が逆
方向にバイアスされ、第２のショットキバリアダイオー
ド７が順方向にバイアスされたときは、第２のｎ十形領
域２４とｎ影領域３と第３のｐ＋十形領域１４よって第
２の寄生ｐｎｐトランジスタ（第２のｐｎｐ構造）が動
作して同様の効果が得られる。

［変形例］ 本発明は上述の実施例に限定されるものでなく、例えば
次の変形が可能なものである。

（１）　実施例１．２において、第３のｎ十形領域１４
は半導体基体１の上面側で第１及び第２のＰ＋十形領域
４５を閉環状に包囲していなくてもよい、第３のＰ÷中
形領域１４第１のｐ十形領域４と第２のｐ十形領域５と
が対向した領域の一部に配置されれば漏れ電流を減少す
る効果はそれなりに得られる。しかしながら、十分な効
果を期待するならば、第３のｐ＋十形領域１４第１のｐ
十形領域４と第２のｐ＋十形領域５対向した領域におい
て、第１及び第２のＰ＋十形領域４５の一方の端部に接
する第１の仮想線から第１及び第２のｐ＋十形領域４５
の他方の端部に接する第２の仮想線までの間の全部に配
置するのがよい。

また、実施例３においても同様に、第３のｐ＋十形領域
１４第１のＰ４形領域２３と第２のＰ◆十形領域２の一
方の端部に接する第１の仮想線から他方の端部に接する
第２の仮想線までの間の全部に配置するのが望ましい。

（２）　第１の半導体領域がｐ形半導体領域であり、第
２、第３及び第４の半導体領域がｎ影領域であってもよ
い。

（３）　空乏層の延びを制限するｎ十形領域１７は第３
のＰ十形類ＬＩＵ１４から若干離間して配置されていて
もよい。

（４）　　＠ｉ１６とコンタクトをとるｎ十形領域１５
は第１のｎ十形領域４と第２のＰ＋奇形領域とが対向す
る領域に設けてもそれなりの効果は得られる。しかしな
がら、十分な漏れ電流減少の効果を期待するならば、実
施例のように第３のＰ憬形頭域１４よりも第１及び第２
のｎ十形領域４．５から離れた位置に設け、第１及び第
２のＰ＋奇形領域、５からできるたけ離して配置し、少
なくとも第１のρ十形領域４と第２のρ奇形領域５とが
対向した領域の外側に配置するのがよい。

［発明の効果］ 以上のように、本発明によれば逆方向電流の小さい複合
型ダイオード装置を実現できる。

【図面の簡単な説明】

第１図は本発明の実施例１のデュアルダイオードを示す
ものであって、第４図のＩ−Ｉ線に対応する部分の断面
図、 第２図は第４図の■−■線に対応する部分の断面図、 第３図は実施例１のデュアルダイオードの半導体基体の
表面を示す平面図、 第４図は実施例１のデュアルダイオードの平面図、 第５図は実施例２のデュアルダイオードを示すものであ
って、第６図のｖ−Ｖ線に対応する部分を示す断面図、 第６図は第５図の半導体基体内表面を示す平面図、 第７図は実施例３のショットキバリアダイオードを示す
ものであって、第８図σ）ＶＵ−■線に対応する部分を
示す断面図、 第８図は第７図の半導体基体の表面を示す平面図、 第９図は従来のデュアルダイオードを示す断面図である
。 １・・・半導体基体、２・・・ｎ十形領域、３・・・ｎ
影領域、４・・・第１のｐ＋奇形領域５・・・第２のｐ
＋奇形領域６・・・第１のｐｎ接合ダイオード、７・・
・第２のｐｎ接合ダイオード、１０・・・第１のアノー
ド電極、１２・・・第２のアノード電極、１３・・・カ
ソード電極、１４・・・第３のｐ奇形領域、１５・・・
ｎ十形領域。 第１図 第３図 第４図 ■＝ １′３ ！

Claims (1)

1. 【特許請求の範囲】 ［１］第１の導電形の第１の半導体領域（３）と、該第
   １の半導体領域（３）に隣接し且つ互いに離間して形成
   された前記第１の導電形と反対の第２の導電形の第２及
   び第３の半導体領域（４）（５）と、前記第１の半導体
   領域（３）と電気的に接続された第１の電極（１３）と
   、前記第２の半導体領域（４）と電気的に接続された第
   ２の電極（１０）と、前記第３の半導体領域（５）と電
   気的に接続された第３の電極（１２）とを具備し、前記
   第１の電極（１３）と前記第１の半導体領域（３）と前
   記第２の半導体領域（４）と前記第２の電極（１０）に
   よって第１のｐｎ接合ダイオード（６）が形成され、前
   記第１の電極（１３）と前記第１の半導体領域（３）と
   前記第３の半導体領域（５）と前記第３の電極（１２）
   によって第２のｐｎ接合ダイオード（７）が形成される
   複合型ダイオード装置において、 平面的に見て、前記第２の半導体領域（４）と前記第３
   の半導体領域（５）との間に前記第１の半導体領域（３
   ）を介して前記第２の導電形の第４の半導体領域（１４
   ）が配設され、前記第４の半導体領域（１４）を前記第
   １の半導体領域（３）に電気的に接続するための電極（
   １６）が形成されていることを特徴とする複合型ダイオ
   ード装置。 ［２］第１の導電形の第１（７）半導体領域（３）と、
   該第１の半導体領域（３）に隣接し且つ互いに離間して
   形成された前記第１の導電形と反対の第２の導電形の第
   ２及び第３の半導体領域（２３）（２４）と、前記第１
   の半導体領域（３）と電気的に接続された第１の電極（
   １３）と、前記第１及び第２の半導体領域（２）（２３
   ）と電気的に接続された第２の電極（２１）と、前記第
   １及び第３の半導体領域（３）（２４）と電気的に接続
   された第３の電極（２２）とを具備し、前記第２の電極
   （２１）と前記第１の半導体領域（３）との界面には第
   １のショットキバリア（２５）が形成され、前記第３の
   電極（２２）と前記第１の半導体領域（３）との界面に
   は第２のショットキバリア（２６）が形成され、前記第
   ２及び第３の半導体領域（２３）（２４）はそれぞれ前
   記第１及び第２のショットキバリア（２５）（２６）に
   隣接してこれを包囲し、前記第１の電極（１３）と前記
   第１の半導体領域（３）と前記第２の半導体領域（２３
   ）と前記第２の電極（２１）によつて第１のショットキ
   バリアダイオード（６）が形成され、前記第１の電極（
   １３）と前記第１の半導体領域（３）と前記第３の半導
   体領域（２４）と前記第３の電極（２２）によって第２
   のショットキバリアダイオード（７）が形成される複合
   型ダイオード装置において、 平面的に見て、前記第２の半導体領域（２３）と前記第
   ３の半導体領域（２４）との間に前記第１の半導体領域
   （３）を介して前記第２の導電形の第４の半導体領域（
   １４）が配設され、前記第４の半導体領域（１４）を前
   記第１の半導体領域（３）に電気的に接続するための電
   極（１６）が形成されていることを特徴とする複合型ダ
   イオード装置。