JPH02158997A - 記憶装置 - Google Patents
記憶装置Info
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- JPH02158997A JPH02158997A JP63312217A JP31221788A JPH02158997A JP H02158997 A JPH02158997 A JP H02158997A JP 63312217 A JP63312217 A JP 63312217A JP 31221788 A JP31221788 A JP 31221788A JP H02158997 A JPH02158997 A JP H02158997A
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- Japan
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- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＭＯ８集積回路において利用される記憶装置に
関するものである。
関するものである。
従来の技術
従来、記憶装置は、読出し動作を行なう前にプリチャー
ジ動作を行なっており、そのために固定された外部入力
クロックによって２つの動作期間を制御していた。
ジ動作を行なっており、そのために固定された外部入力
クロックによって２つの動作期間を制御していた。
以下に、従来の記憶装置について説明する。
第５図は、従来のアドレス入力５ビツト、データ出力５
ビツトの記憶装置のブロック図である。
ビツトの記憶装置のブロック図である。
第５図において１はＸ−アドレスデコード回路網、２〜
５（まアドレスバッファ回路、６はプリチャージ信号バ
ッファ回路、７〜１１はメモリセルアレイ回路網、１２
〜１６は８人力Ｙ−アドレスデコード回路網で、ＣＬ
Ｋは外部入力クロック、Ａ ｏ ＝ Ａ ４はアドレス
入力信号、ＤＯ−Ｄ４はデータ出力信号、ＡＤＯ〜ＡＤ
３はアドレスデコード信号、ＷＯ−Ｗ３はワード入力信
号である。また第６図は前記Ｘ−アドレスデコード回路
網の回路図で、１７〜２１はインバータ回路、２２〜２
５は３人力ＮＡＮＤ回路である。なお、ＣＬＫ、Ａ３゜
Ａ４．ＡＤＯ−ＡＤ３はそれぞれ第５図に対応している
。次にメモリセルアレイ回路網を第７図に示す。ここで
３０〜６７は記憶用ｎチャネルＭＯＳトランジスタ、７
０〜７７はプリチャージ用ｐチャネルＭＯＳトランジス
タであり、ＢＯＯ−ＢＯ７はビット出力信号である。ま
たＮＰＣ，ＷＯ−Ｗ３は第５図に対応しており、Ｂｏｏ
−ＢＯ７は第５図のメモリセルアレイ回路網の出力８ビ
ツトに相当している。
５（まアドレスバッファ回路、６はプリチャージ信号バ
ッファ回路、７〜１１はメモリセルアレイ回路網、１２
〜１６は８人力Ｙ−アドレスデコード回路網で、ＣＬ
Ｋは外部入力クロック、Ａ ｏ ＝ Ａ ４はアドレス
入力信号、ＤＯ−Ｄ４はデータ出力信号、ＡＤＯ〜ＡＤ
３はアドレスデコード信号、ＷＯ−Ｗ３はワード入力信
号である。また第６図は前記Ｘ−アドレスデコード回路
網の回路図で、１７〜２１はインバータ回路、２２〜２
５は３人力ＮＡＮＤ回路である。なお、ＣＬＫ、Ａ３゜
Ａ４．ＡＤＯ−ＡＤ３はそれぞれ第５図に対応している
。次にメモリセルアレイ回路網を第７図に示す。ここで
３０〜６７は記憶用ｎチャネルＭＯＳトランジスタ、７
０〜７７はプリチャージ用ｐチャネルＭＯＳトランジス
タであり、ＢＯＯ−ＢＯ７はビット出力信号である。ま
たＮＰＣ，ＷＯ−Ｗ３は第５図に対応しており、Ｂｏｏ
−ＢＯ７は第５図のメモリセルアレイ回路網の出力８ビ
ツトに相当している。
つぎに、このように構成された記憶装置について、その
動作を説明する。
動作を説明する。
まず、アドレス入力５ビツトの内上位２ビットＡ３．Ａ
４と、外部人力クロックＣＬＫの状態によって、アドレ
スデコード回路網１は次の表１のようなデコート信号Ａ
ＤＯ−ＡＤ３を出力する。
４と、外部人力クロックＣＬＫの状態によって、アドレ
スデコード回路網１は次の表１のようなデコート信号Ａ
ＤＯ−ＡＤ３を出力する。
ここでクロックＣＬＫ７１）”Ｌ″の時Ａ３．Ａ４の状
態によってＡＤＯ−ＡＤ３の内１つが”Ｌ”となり、ク
ロックＣＬ ＫがＨ″の時はメモリセルアレイ回路網７
〜１１にプリチャージ動作を行なわせるため、ＡＤＯ−
ＡＤ３は全て“Ｈ“に固定される。なお、−Ｈ“はハイ
レベル、Ｌ″はローレベルを表わす。（以下同様） 次にアドレスデコード信号ＡＤＯ−ＡＤ３はアドレスバ
ッファ回路２〜５を通り、反転され、ワード入力信号Ｗ
Ｏ゛〜Ｗ３となり、メモリセルアレイ回路網７〜１１に
入力される。
態によってＡＤＯ−ＡＤ３の内１つが”Ｌ”となり、ク
ロックＣＬ ＫがＨ″の時はメモリセルアレイ回路網７
〜１１にプリチャージ動作を行なわせるため、ＡＤＯ−
ＡＤ３は全て“Ｈ“に固定される。なお、−Ｈ“はハイ
レベル、Ｌ″はローレベルを表わす。（以下同様） 次にアドレスデコード信号ＡＤＯ−ＡＤ３はアドレスバ
ッファ回路２〜５を通り、反転され、ワード入力信号Ｗ
Ｏ゛〜Ｗ３となり、メモリセルアレイ回路網７〜１１に
入力される。
メモリセルアレイ回路網では、まず、クロックＣＬ Ｋ
をプリチャージ信号バッファ回路６で反転したプリチャ
ージ制御信号ＮＰＣが”Ｌ″の期間で、プリチャージ用
トランジスタ７０〜７７が導通し、ビット出力信号ＢＯ
Ｏ〜ＢＯ７を−Ｈ−にプリチャージする。次に反転プリ
チャージ制御信号ＮＰＣが“Ｈ“（すなわち、クロック
ＣＬＫが“Ｌ″）になると、プリチャージ用トランジス
タ７０〜７７が遮断し、前述の通り、ＡＤＯ−ＡＤ３の
内１つが”Ｌ”となるため対応するワード人力信号ＷＯ
−Ｗ３の１つが“Ｈ”となる。よって、マトリクス状に
配置された記憶用トランジスタ３０〜６７の内、“Ｈ−
となったワード入力信号の入力されているゲートが導通
するため、ビット出力信号ＤＯＯ−ＤＯ７の内、導通し
た記憶用トランジスタのトレインが接続されているもの
については“Ｌ゛に引き落とされ、同トランジスタのド
レインが接続されていないものは”Ｈ”が保持される。
をプリチャージ信号バッファ回路６で反転したプリチャ
ージ制御信号ＮＰＣが”Ｌ″の期間で、プリチャージ用
トランジスタ７０〜７７が導通し、ビット出力信号ＢＯ
Ｏ〜ＢＯ７を−Ｈ−にプリチャージする。次に反転プリ
チャージ制御信号ＮＰＣが“Ｈ“（すなわち、クロック
ＣＬＫが“Ｌ″）になると、プリチャージ用トランジス
タ７０〜７７が遮断し、前述の通り、ＡＤＯ−ＡＤ３の
内１つが”Ｌ”となるため対応するワード人力信号ＷＯ
−Ｗ３の１つが“Ｈ”となる。よって、マトリクス状に
配置された記憶用トランジスタ３０〜６７の内、“Ｈ−
となったワード入力信号の入力されているゲートが導通
するため、ビット出力信号ＤＯＯ−ＤＯ７の内、導通し
た記憶用トランジスタのトレインが接続されているもの
については“Ｌ゛に引き落とされ、同トランジスタのド
レインが接続されていないものは”Ｈ”が保持される。
例えば第８図に示すように、アドレス入力信号Ａ３＝Ａ
４＝”Ｌ″の場合、ＣＬＫ＝“Ｈ゛の期間ではＤＯＯ，
ＤＯＩはプリチャージされ、“Ｈ“となり、ＣＬＫ＝“
Ｌ′の期間ではＷＯ＝“Ｉ（″であるから、記憶用トラ
ンジスタ３０のドレインが接続されていないビット出力
信号ＤＯＯはＨ”が保持され、記憶用トランジスタ３１
のドレインが接続されているＤＯＩは”Ｌ“に引き落と
される。このようにして、ＷＯ−“Ｈ−の場合は、ＤＯ
Ｏ＝”Ｈ″ＤＯ１＝”Ｌ″ＤＯ２＝”Ｈ″Ｄ Ｏ’ ３
＝”Ｌ″ＤＯ４＝”Ｌ″ＤＯ５＝”Ｈ″Ｄ０６−“Ｉ（
“ＤＯ７＝”Ｈ”が出力される。
４＝”Ｌ″の場合、ＣＬＫ＝“Ｈ゛の期間ではＤＯＯ，
ＤＯＩはプリチャージされ、“Ｈ“となり、ＣＬＫ＝“
Ｌ′の期間ではＷＯ＝“Ｉ（″であるから、記憶用トラ
ンジスタ３０のドレインが接続されていないビット出力
信号ＤＯＯはＨ”が保持され、記憶用トランジスタ３１
のドレインが接続されているＤＯＩは”Ｌ“に引き落と
される。このようにして、ＷＯ−“Ｈ−の場合は、ＤＯ
Ｏ＝”Ｈ″ＤＯ１＝”Ｌ″ＤＯ２＝”Ｈ″Ｄ Ｏ’ ３
＝”Ｌ″ＤＯ４＝”Ｌ″ＤＯ５＝”Ｈ″Ｄ０６−“Ｉ（
“ＤＯ７＝”Ｈ”が出力される。
５個のメモリセルアレイ回路網７〜１１から出力される
８ビツトのビット出力信号は、５個の８人力Ｙ−アドレ
スデコード回路網１２〜１６へそれぞれ入力され、アド
レス入力信号の下位３ビツトＡｏ”−Ａ２によって８ビ
ツトの内からそれぞれ１ビツトが選択され、計５ビット
のデータ出力信号Ｄｏ〜Ｄ４となる。
８ビツトのビット出力信号は、５個の８人力Ｙ−アドレ
スデコード回路網１２〜１６へそれぞれ入力され、アド
レス入力信号の下位３ビツトＡｏ”−Ａ２によって８ビ
ツトの内からそれぞれ１ビツトが選択され、計５ビット
のデータ出力信号Ｄｏ〜Ｄ４となる。
発明が解決しようとする課題
しかしながら上記従来の構成では、プリチャージが外部
入力クロックによって制御されており、プリチャージ期
間、すなわち、ＣＬＫ−“Ｈ”の期間が固定であったた
め、メモリセルアレイ回路網においてすでにビット出力
信号ＢＯＯ〜ＢＯ７のプリチャージが完了していてもプ
リチャージ期間が終了するまでは読出し動作が行なえず
、プリチャージ完了（第８図の１＋）から読出し開始（
同ｔ２）までの時間が有効利用できないため高速化でき
ないという問題点があった。
入力クロックによって制御されており、プリチャージ期
間、すなわち、ＣＬＫ−“Ｈ”の期間が固定であったた
め、メモリセルアレイ回路網においてすでにビット出力
信号ＢＯＯ〜ＢＯ７のプリチャージが完了していてもプ
リチャージ期間が終了するまでは読出し動作が行なえず
、プリチャージ完了（第８図の１＋）から読出し開始（
同ｔ２）までの時間が有効利用できないため高速化でき
ないという問題点があった。
本発明は上記従来の問題点を解決するもので、ビット出
力信号Ｂｏｏ−ＢＯ７のプリチャージの完了後、直ちに
読出し動作を行なうことのできる記憶装置を提供するこ
とを目的とする。
力信号Ｂｏｏ−ＢＯ７のプリチャージの完了後、直ちに
読出し動作を行なうことのできる記憶装置を提供するこ
とを目的とする。
課題を解決するための手段
この目的を達成するために本発明の記憶装置は、ビット
出力信号がプリチャージを完了していることを検知し、
プリチャージ期間と読出し期間を効率良く切替えるため
、疑似メモリセルアレイ回路およびプリチャージ制御回
路を有している。
出力信号がプリチャージを完了していることを検知し、
プリチャージ期間と読出し期間を効率良く切替えるため
、疑似メモリセルアレイ回路およびプリチャージ制御回
路を有している。
作用
この構成によって、疑似メモリセルアレイ回路がプリチ
ャージを完了したことをプリチャージ制御回路に伝え、
このプリチャージ制御回路がプリチャージ制御信号を切
替え、直ちに読出し動作を開始するため、より高速化を
図ることができる。
ャージを完了したことをプリチャージ制御回路に伝え、
このプリチャージ制御回路がプリチャージ制御信号を切
替え、直ちに読出し動作を開始するため、より高速化を
図ることができる。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は、本発明の一実施例におけるアドレス入力５ビ
ツト、データ出力５ビツトの記憶装置のブロック図であ
る。第１図において、８０は疑似メモリセルアレイ回路
、８１はプリチャージ制御回路である。なお、１はＸ−
アドレスデコード回路網であり、第５図に示した従来例
では外部人力りロックＣＬＫを入力している所に、本実
施例ではプリチャージ制御信号ＰＣを入力している。ま
た、２〜５はアドレスバッファ回路、６はプリチャージ
バッファ回路、７〜１１はメモリセルアレイ回路網、１
１〜１６はＹ−アドレスデコード回路網である。次に疑
似メモリセルアレイ回路の一例を第２図に示す。第２図
において８２〜８５は疑似記憶用トランジスタ、８６は
プリチャージ用トランジスタであり、信号名ＮＰＣ，Ｓ
、ＷＯ〜Ｗ３は第１図に対応している。また、プリチャ
ージ制御回路を第３図に示す。第３図において、８７は
インバータ回路、８８はＲ−３（リセット−セット）フ
リップフロップ回路、８９は２人力ＡＮＤ回路であり、
各信号名は第１図に対応している。なお、タイミングチ
ャートの一例を第４図に示す。
ツト、データ出力５ビツトの記憶装置のブロック図であ
る。第１図において、８０は疑似メモリセルアレイ回路
、８１はプリチャージ制御回路である。なお、１はＸ−
アドレスデコード回路網であり、第５図に示した従来例
では外部人力りロックＣＬＫを入力している所に、本実
施例ではプリチャージ制御信号ＰＣを入力している。ま
た、２〜５はアドレスバッファ回路、６はプリチャージ
バッファ回路、７〜１１はメモリセルアレイ回路網、１
１〜１６はＹ−アドレスデコード回路網である。次に疑
似メモリセルアレイ回路の一例を第２図に示す。第２図
において８２〜８５は疑似記憶用トランジスタ、８６は
プリチャージ用トランジスタであり、信号名ＮＰＣ，Ｓ
、ＷＯ〜Ｗ３は第１図に対応している。また、プリチャ
ージ制御回路を第３図に示す。第３図において、８７は
インバータ回路、８８はＲ−３（リセット−セット）フ
リップフロップ回路、８９は２人力ＡＮＤ回路であり、
各信号名は第１図に対応している。なお、タイミングチ
ャートの一例を第４図に示す。
次に、このように構成された記憶装置について、その動
作を説明する。
作を説明する。
まずプリチャージ制御回路８１において、外部入力クロ
ックＣＬ Ｋが“Ｌ”の時（第４図ｔｏ以前）、クロッ
クＣＬ Ｋは反転されてＲ−Ｓフリップフロップ８８（
以下Ｒ８ＦＦと略す）のリセット端子に入力されている
ので、このＲ８ＦＦ８８の出力はリセットされ、出力Ｑ
＝“Ｉ（”となっており、また２人力ＮＡＮＤ８９の出
力であるプリチャージ制御信号ＰＣは”Ｌ”となってい
る。クロックＣＬＫが”Ｌ″からＨ″に変わると（第４
図ｔｏ） 、出力Ｑはプリチャージ検知信号Ｓが”Ｈ”
にならない限り変化せず、２人力ＮＡＮＤ８つの出力Ｐ
Ｃは”Ｈ“となり、プリチャージ動作が始まる。
ックＣＬ Ｋが“Ｌ”の時（第４図ｔｏ以前）、クロッ
クＣＬ Ｋは反転されてＲ−Ｓフリップフロップ８８（
以下Ｒ８ＦＦと略す）のリセット端子に入力されている
ので、このＲ８ＦＦ８８の出力はリセットされ、出力Ｑ
＝“Ｉ（”となっており、また２人力ＮＡＮＤ８９の出
力であるプリチャージ制御信号ＰＣは”Ｌ”となってい
る。クロックＣＬＫが”Ｌ″からＨ″に変わると（第４
図ｔｏ） 、出力Ｑはプリチャージ検知信号Ｓが”Ｈ”
にならない限り変化せず、２人力ＮＡＮＤ８つの出力Ｐ
Ｃは”Ｈ“となり、プリチャージ動作が始まる。
次に疑似メモリセルアレイ回路８０では、メモリセルア
レイ回路網７〜１１のプリチャージ動作（読出し動作）
を疑似的に行なっており、読出し期間（第４図ｔｏ以前
）では、ワード入力信号ＷＯ−Ｗ３のどれか１つが−Ｈ
″となっているので、疑似記憶用トランジスタ８２〜８
５によってプリチャージ検知信号Ｓは必ず“Ｌ“に引き
落とされている。プリチャージ制御信号ＰＣが−Ｌ−か
ら“Ｈ′に変わりプリチャージ動作が始まるとく第４図
ｔｏ）、プリチャージ制御信号ＰＣの反転信号ＮＰＣが
”Ｌ−となるのでプリチャージ用トランジスタ８６が導
通し、プリチャージ検知信号Ｓは、負荷容量の影響で徐
々に”Ｌ−から”Ｈ”へとプリチャージされてゆ（（第
４図ｔｏ＝ｔ＋）。
レイ回路網７〜１１のプリチャージ動作（読出し動作）
を疑似的に行なっており、読出し期間（第４図ｔｏ以前
）では、ワード入力信号ＷＯ−Ｗ３のどれか１つが−Ｈ
″となっているので、疑似記憶用トランジスタ８２〜８
５によってプリチャージ検知信号Ｓは必ず“Ｌ“に引き
落とされている。プリチャージ制御信号ＰＣが−Ｌ−か
ら“Ｈ′に変わりプリチャージ動作が始まるとく第４図
ｔｏ）、プリチャージ制御信号ＰＣの反転信号ＮＰＣが
”Ｌ−となるのでプリチャージ用トランジスタ８６が導
通し、プリチャージ検知信号Ｓは、負荷容量の影響で徐
々に”Ｌ−から”Ｈ”へとプリチャージされてゆ（（第
４図ｔｏ＝ｔ＋）。
ここで言う負荷容量は、疑似記憶用トランジスタ８２〜
８５の接合容量と、プリチャージ検知信号Ｓの配線容量
とが大半であり、これらはメモリセルアレイ回路網の各
ビット出力信号線のものと比較して同等若しくはそれ以
上の値を取るため、この疑似メモリセルアレイ回路がプ
リチャージを完了した時点で、メモリセルアレイ回路網
もすべてプリチャージを完了している。
８５の接合容量と、プリチャージ検知信号Ｓの配線容量
とが大半であり、これらはメモリセルアレイ回路網の各
ビット出力信号線のものと比較して同等若しくはそれ以
上の値を取るため、この疑似メモリセルアレイ回路がプ
リチャージを完了した時点で、メモリセルアレイ回路網
もすべてプリチャージを完了している。
プリチャージ検知信号Ｓが−Ｈ”に達するとプリチャー
ジ完了でく第４図ｔ１）、プリチャージ制御回路８１に
おいてＲ３ＦＦ８８がセットされ、可−”Ｌ”となる。
ジ完了でく第４図ｔ１）、プリチャージ制御回路８１に
おいてＲ３ＦＦ８８がセットされ、可−”Ｌ”となる。
よって外部入力クロックＣＬＫがＨ”であってもプリチ
ャージ制御信号ＰＣは”Ｌ“となり、直ちに読出し動作
を開始する。その後クロックＣＬ Ｋが“Ｌ“に変わっ
ても、各回路の動作はプリチャージ制御信号ＰＣに依存
しているため、Ｒ３ＦＦ８８がリセットされるのみで、
他は読出し動作を続ける（第４図ｔｌ以後〉。
ャージ制御信号ＰＣは”Ｌ“となり、直ちに読出し動作
を開始する。その後クロックＣＬ Ｋが“Ｌ“に変わっ
ても、各回路の動作はプリチャージ制御信号ＰＣに依存
しているため、Ｒ３ＦＦ８８がリセットされるのみで、
他は読出し動作を続ける（第４図ｔｌ以後〉。
プリチャージ制御回路、疑似メモリセルアレイ回路以外
の回路の動作についてはプリチャージ期間、読出し期間
が、従来例においてクロックＣＬＫで制御されていたも
のが本実施例ではプリチャージ制御信号ＰＣによって制
御されている点に注意する必要がある。
の回路の動作についてはプリチャージ期間、読出し期間
が、従来例においてクロックＣＬＫで制御されていたも
のが本実施例ではプリチャージ制御信号ＰＣによって制
御されている点に注意する必要がある。
なお、上記実施例では、アドレス入力５ビツト、データ
出力５ビツトとしたが、入出力共に他のビット数であっ
ても、内部回路の段数を必要な数にすれば良（、アドレ
ス人力５ビ・ントを上位２ビツト、下位３ビツトに振り
分けたが、他の振り分は方でもかまわない。
出力５ビツトとしたが、入出力共に他のビット数であっ
ても、内部回路の段数を必要な数にすれば良（、アドレ
ス人力５ビ・ントを上位２ビツト、下位３ビツトに振り
分けたが、他の振り分は方でもかまわない。
また、上記実施例では、読出し専用メモリの回路例につ
いて示したが、プリチャージ動作を必要とする回路であ
れば書き込み読み出しメモリ（ＲＡＭ）などにおいても
同様の回路構成を実現できることは言うまでもない。
いて示したが、プリチャージ動作を必要とする回路であ
れば書き込み読み出しメモリ（ＲＡＭ）などにおいても
同様の回路構成を実現できることは言うまでもない。
発明の効果
本発明によれば、疑似メモリセルアレイ回路と、プリチ
ャージ制御回路を用いることにより、メモリセルアレイ
回路網のプリチャージ期間を必要最小限にし、読出し期
間をより長く取ることができるため、外部入力クロック
を高速化することが可能な、優れた記憶装置を実現でき
−る。
ャージ制御回路を用いることにより、メモリセルアレイ
回路網のプリチャージ期間を必要最小限にし、読出し期
間をより長く取ることができるため、外部入力クロック
を高速化することが可能な、優れた記憶装置を実現でき
−る。
第１図は本発明の一実施例における記憶装置の発明の第
１図の実施例におけるタイミングチャート、第５図は従
来の記憶装置のブロック図、第６図はアドレスデコード
回路網図、第７図はメモリセルアレイ回路網図、第８図
は従来の記憶装置におけるタイミングチャートである。 １・・・・・・アドレスデコード回路網、２〜５・・・
・・・アドレスバッファ回路、６・・・・・・プリチャ
ージ信号バッファ、７〜１１・・・・・・メモリセルア
レイ回路網、１２〜１６・・・・・・８人力Ｙ−アドレ
スデコーダ、１７〜２１・・・・・・インバータ回路、
２２〜２５・・・・・・３人力ＮＡＮＤ回路、３０〜６
７・・・・・・記憶用ｒ）チャネルトランジスタ、７０
〜７７・・・・・・プリチャージ用ｐチャネルトランジ
スタ、８０・・・・・・疑似メモリセルアレイ回路、８
１・・・・・・プリチャージ制御回路、８２〜８５・・
・・・・疑似記憶用トランジスタ、８６・・・・・・プ
リチャージ用トランジスタ、８７・・・・・・インバー
タ回路、８８・・・・・・Ｒ−Ｓフリ・ツブフロップ回
路、８９・・・・・・２人力ＡＮＤ回路。 代理人の氏名 弁理士 粟野重孝 はか１名蘂２図 第 ３ 図 ｑ ／ 第４図 ブリシージ 読出し 第６図 ＣＬＫ Ａ４ Ａ３ 第 ８ 図 ｔＩ プ（ノテＸ−シ充了 龜 読出し開法
１図の実施例におけるタイミングチャート、第５図は従
来の記憶装置のブロック図、第６図はアドレスデコード
回路網図、第７図はメモリセルアレイ回路網図、第８図
は従来の記憶装置におけるタイミングチャートである。 １・・・・・・アドレスデコード回路網、２〜５・・・
・・・アドレスバッファ回路、６・・・・・・プリチャ
ージ信号バッファ、７〜１１・・・・・・メモリセルア
レイ回路網、１２〜１６・・・・・・８人力Ｙ−アドレ
スデコーダ、１７〜２１・・・・・・インバータ回路、
２２〜２５・・・・・・３人力ＮＡＮＤ回路、３０〜６
７・・・・・・記憶用ｒ）チャネルトランジスタ、７０
〜７７・・・・・・プリチャージ用ｐチャネルトランジ
スタ、８０・・・・・・疑似メモリセルアレイ回路、８
１・・・・・・プリチャージ制御回路、８２〜８５・・
・・・・疑似記憶用トランジスタ、８６・・・・・・プ
リチャージ用トランジスタ、８７・・・・・・インバー
タ回路、８８・・・・・・Ｒ−Ｓフリ・ツブフロップ回
路、８９・・・・・・２人力ＡＮＤ回路。 代理人の氏名 弁理士 粟野重孝 はか１名蘂２図 第 ３ 図 ｑ ／ 第４図 ブリシージ 読出し 第６図 ＣＬＫ Ａ４ Ａ３ 第 ８ 図 ｔＩ プ（ノテＸ−シ充了 龜 読出し開法
Claims (2)
- （１）プリチャージ動作の期間を、プリチャージ信号を
入力とする疑似メモリセルアレイ回路のプリチャージ検
知信号を入力とするプリチャージ制御回路により、制御
することを特徴とする記憶装置。 - （２）疑似メモリセルアレイ回路の入力が、プリチャー
ジ信号と、全ワード入力信号とにより構成されているこ
とを特徴とする請求項（１）記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63312217A JPH02158997A (ja) | 1988-12-09 | 1988-12-09 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63312217A JPH02158997A (ja) | 1988-12-09 | 1988-12-09 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02158997A true JPH02158997A (ja) | 1990-06-19 |
Family
ID=18026603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63312217A Pending JPH02158997A (ja) | 1988-12-09 | 1988-12-09 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02158997A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04157698A (ja) * | 1990-10-19 | 1992-05-29 | Nec Corp | Ｃｍｏｓスタチックメモリ |
| JPH04159687A (ja) * | 1990-10-23 | 1992-06-02 | Nec Ic Microcomput Syst Ltd | プリチャージ回路 |
| JP2004502267A (ja) * | 2000-07-07 | 2004-01-22 | モサイド・テクノロジーズ・インコーポレイテッド | アクセス待ち時間が均一な高速ｄｒａｍアーキテクチャ |
-
1988
- 1988-12-09 JP JP63312217A patent/JPH02158997A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04157698A (ja) * | 1990-10-19 | 1992-05-29 | Nec Corp | Ｃｍｏｓスタチックメモリ |
| JPH04159687A (ja) * | 1990-10-23 | 1992-06-02 | Nec Ic Microcomput Syst Ltd | プリチャージ回路 |
| JP2004502267A (ja) * | 2000-07-07 | 2004-01-22 | モサイド・テクノロジーズ・インコーポレイテッド | アクセス待ち時間が均一な高速ｄｒａｍアーキテクチャ |
| US8503250B2 (en) | 2000-07-07 | 2013-08-06 | Mosaid Technologies Incorporated | High speed DRAM architecture with uniform access latency |
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