JPH0318275B2 - - Google Patents
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- JPH0318275B2 JPH0318275B2 JP57017302A JP1730282A JPH0318275B2 JP H0318275 B2 JPH0318275 B2 JP H0318275B2 JP 57017302 A JP57017302 A JP 57017302A JP 1730282 A JP1730282 A JP 1730282A JP H0318275 B2 JPH0318275 B2 JP H0318275B2
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- Read Only Memory (AREA)
- Dram (AREA)
Description
〔発明の技術分野〕
本発明は半導体メモリに関する。
〔発明の技術的背景〕
最近、複数ビツト、例えば２ビツト分の情報を
１つのトランジスタよりなるメモリセルに記憶さ
せた半導体メモリが考えられている。これはトラ
ンジスタのチヤネル長あるいはチヤネル幅あるい
はトランジスタのゲートシキイ値電圧を４種に区
別することにより、１つのトランジスタに２ビツ
ト分の情報を記憶させ、小さなメモリセルサイズ
に多くの情報を記憶できるようにしている。すな
わち、下記表１に示すようにO1，O2という２ビ
ツトに記憶されるデータの“０”，“１”の組合せ
は“00”，“10”，“11”，“01”の４種である。
１つのトランジスタよりなるメモリセルに記憶さ
せた半導体メモリが考えられている。これはトラ
ンジスタのチヤネル長あるいはチヤネル幅あるい
はトランジスタのゲートシキイ値電圧を４種に区
別することにより、１つのトランジスタに２ビツ
ト分の情報を記憶させ、小さなメモリセルサイズ
に多くの情報を記憶できるようにしている。すな
わち、下記表１に示すようにO1，O2という２ビ
ツトに記憶されるデータの“０”，“１”の組合せ
は“00”，“10”，“11”，“01”の４種である。
上記のような列線電位を検出するための従来の
センスアンプ及び検出回路は、メモリセルが選択
され、列線電位が安定するまで正規のデータが出
ないため、データ読み出し速度が遅いという欠点
があつた。 〔発明の目的〕 本発明は上記の欠点を解消するためになされた
もので、IC（集積回路）チツプサイズを縮小化し
得るばかりでなく、メモリセルからのデータ読み
出し速度の高速化を可能とした半導体メモリを提
供することを目的とする。 〔発明の概要〕 すなわち本発明は、１個のメモリセルに複数ビ
ツト分のデータを記憶し、選択されたメモリセル
に接続された列線の電位が記憶データの内容に応
じて複数の電位に設定される半導体メモリにおい
て、選択されたメモリセルのチヤネル形状の違い
による列線の充電速度の違いを検出してデータを
読み出すようにしたものである。したがつて、各
メモリセルからそれぞれ複数ビツト分のデータを
読み出す動作が速く行なわれるようになる。 〔発明の実施例〕 以下、図面を参照して本発明の一実施例を詳細
に説明する。第２図は同実施例の原理図である。
第２図に示す半導体メモリにおいて、使用される
MOSトランジスタは全てたとえばＮチヤネル型
であるとする。メモリマトリクス８は複数のメモ
リセルトランジスタ１０ijを含んでいる。これら
トランジスタ１０ijのゲートは語線（行線）１２
ｉに接続され、そのドレインはデータ線（列線）
１６ｊに接続され、そのソースは接地されてい
る。これらのソースは適当な負電源に接続されて
もよいが、通常は0V回路である接地に接続され
る。トランジスタ１０ijは、たとえば２ビツト分
の格納データの内容の相違に応じてチヤネル形状
（各々のチヤネル長、チヤネル幅の少なくとも一
方）が異なるように形成されているか、あるいは
各々のゲート閾値電圧を格納データの内容に応じ
てVTH1，VTH2，VTH3，VTH4のいずれか１
つに設定される。そして、上記マトリクス８の各
語線１２ｉは行デコーダ１４に接続されており、
またマトリクス８の各データ線１６ｊはＮチヤネ
ルエンハンスメントモードMOSトランジスタの
列ゲートトランジスタ１８ｊのソースに接続され
る。これら列ゲートトランジスタ１８ｊの各ゲー
トは列デコーダ２０に接続される。さらに、これ
らトランジスタ１８ｊのドレインはデータ検出点
Ｓに共通に接続されている。この検出点Ｓはデイ
プレツシヨンモードMOS負荷トランジスタ２２
のソース・ドレイン通路を介して正電源VD（例
えば＋5V）に接続される。上記デコーダ２０に
は列アドレスデータａ０，０が入力されている
が、デコーダ１４にはこれらデータａ０，０に
対応するアドレスデータＡ０，０が入力されて
いない。 上記検出点Ｓには、選択されたメモリセルトラ
ンジスタ１０ijの例えば４種のチヤネル幅、ある
いは４種のチヤネル長あるいは４種のゲート閾値
電圧VTH１，VTH２，VTH３，VTH４のう
ちのいずれか）に対応した検出電圧VSが生じる。
このように、チヤネル幅あるいはチヤネル長ある
いはゲート閾値電圧を４種類用いることにより、
４種類の上記検出電圧VSがあらわれる。以後、
閾値電圧を列にとつて説明する。上記閾値電圧は
VTH１＜VTH２＜VTH３＜VTH４の関係を
有しており、各々が関連する２ビツト格納データ
Ｄ１，Ｄ２の内容に対応する。これらの拡納デー
タＤ１，Ｄ２と上記閾値電圧VTH１〜VTH４
との関係を下記表２に示す。例えば第１図に示し
たチヤネル長で区別する場合は、VTH１がチヤ
ネル長の最も短いものVTH４がチヤネル長の最
も長いものに対応する。
センスアンプ及び検出回路は、メモリセルが選択
され、列線電位が安定するまで正規のデータが出
ないため、データ読み出し速度が遅いという欠点
があつた。 〔発明の目的〕 本発明は上記の欠点を解消するためになされた
もので、IC（集積回路）チツプサイズを縮小化し
得るばかりでなく、メモリセルからのデータ読み
出し速度の高速化を可能とした半導体メモリを提
供することを目的とする。 〔発明の概要〕 すなわち本発明は、１個のメモリセルに複数ビ
ツト分のデータを記憶し、選択されたメモリセル
に接続された列線の電位が記憶データの内容に応
じて複数の電位に設定される半導体メモリにおい
て、選択されたメモリセルのチヤネル形状の違い
による列線の充電速度の違いを検出してデータを
読み出すようにしたものである。したがつて、各
メモリセルからそれぞれ複数ビツト分のデータを
読み出す動作が速く行なわれるようになる。 〔発明の実施例〕 以下、図面を参照して本発明の一実施例を詳細
に説明する。第２図は同実施例の原理図である。
第２図に示す半導体メモリにおいて、使用される
MOSトランジスタは全てたとえばＮチヤネル型
であるとする。メモリマトリクス８は複数のメモ
リセルトランジスタ１０ijを含んでいる。これら
トランジスタ１０ijのゲートは語線（行線）１２
ｉに接続され、そのドレインはデータ線（列線）
１６ｊに接続され、そのソースは接地されてい
る。これらのソースは適当な負電源に接続されて
もよいが、通常は0V回路である接地に接続され
る。トランジスタ１０ijは、たとえば２ビツト分
の格納データの内容の相違に応じてチヤネル形状
（各々のチヤネル長、チヤネル幅の少なくとも一
方）が異なるように形成されているか、あるいは
各々のゲート閾値電圧を格納データの内容に応じ
てVTH1，VTH2，VTH3，VTH4のいずれか１
つに設定される。そして、上記マトリクス８の各
語線１２ｉは行デコーダ１４に接続されており、
またマトリクス８の各データ線１６ｊはＮチヤネ
ルエンハンスメントモードMOSトランジスタの
列ゲートトランジスタ１８ｊのソースに接続され
る。これら列ゲートトランジスタ１８ｊの各ゲー
トは列デコーダ２０に接続される。さらに、これ
らトランジスタ１８ｊのドレインはデータ検出点
Ｓに共通に接続されている。この検出点Ｓはデイ
プレツシヨンモードMOS負荷トランジスタ２２
のソース・ドレイン通路を介して正電源VD（例
えば＋5V）に接続される。上記デコーダ２０に
は列アドレスデータａ０，０が入力されている
が、デコーダ１４にはこれらデータａ０，０に
対応するアドレスデータＡ０，０が入力されて
いない。 上記検出点Ｓには、選択されたメモリセルトラ
ンジスタ１０ijの例えば４種のチヤネル幅、ある
いは４種のチヤネル長あるいは４種のゲート閾値
電圧VTH１，VTH２，VTH３，VTH４のう
ちのいずれか）に対応した検出電圧VSが生じる。
このように、チヤネル幅あるいはチヤネル長ある
いはゲート閾値電圧を４種類用いることにより、
４種類の上記検出電圧VSがあらわれる。以後、
閾値電圧を列にとつて説明する。上記閾値電圧は
VTH１＜VTH２＜VTH３＜VTH４の関係を
有しており、各々が関連する２ビツト格納データ
Ｄ１，Ｄ２の内容に対応する。これらの拡納デー
タＤ１，Ｄ２と上記閾値電圧VTH１〜VTH４
との関係を下記表２に示す。例えば第１図に示し
たチヤネル長で区別する場合は、VTH１がチヤ
ネル長の最も短いものVTH４がチヤネル長の最
も長いものに対応する。
【表】
上記検出点Ｓの電位VSは後述するように選択さ
れたメモリセルトランジスタ１０ijの閾値電圧
VTH（あるいはチヤネル長、あるいはチヤネル
幅）に応じて変るため、電位VSのレベルから格
納データＤ１，Ｄ２を検出できる。この電位VS
は第１コンパレータ３０、第２コンパレータ４０
及び第３コンパレータ５０に入力される。これら
コンパレータ３０，４０，５０にはそれぞれ第１
比較電圧レベルＶ１、第２比較電圧レベルＶ２、
第３比較電圧レベルＶ３が与えられている。コン
パレータ３０は、VSＶ１で論理“１”となり、
VS＞Ｖ１の時論理“０”となる第１比較出力Ｅ
１０を出力する。同様にコンパレータ４０はVS
Ｖ２で論理“１”となり、VS＞Ｖ２の時に論
理“０”となる第２比較出力Ｅ２０を出力する。
コンパレータ５０はVSV3で論理“１”とな
り、VS＞V3の時に論理“０”となる第３比較出
力Ｅ３０を出力する。 これらの比較出力Ｅ１０，Ｅ２０，Ｅ３０は選
択論理回路６０に与えられる。この論理回路６０
には行デコーダ１４の行アドレスデータに対応す
る前記アドレスデータＡ０，０が入力されてい
る。ここで、VSV1のとき出力Ｅ１０，Ｅ２
０，Ｅ３０は（１，１，１）になる。この時、
A0，0にかかわりなく回路６０は論理“０”の
ゲート出力Ｅ４０を出力する。これは、閾値電圧
VTH１のメモリセルトランジスタ１０ijから、
“論理０”の格納データが読み出された場合を示
す。V1＜VSV2のとき出力Ｅ１０，Ｅ２０，
Ｅ３０は（０，１，１）になる。このとき、A0
＝“１”ならE40＝“０”となり、A0＝“０”なら
E40＝“１”となる。これは、閾値電圧VTH２の
メモリセルトランジスタ10ijからA0で示されたア
ドレスに対応した２ビツトの格納データが読み出
された場合を示す。V2＜VSV3のとき、出力
Ｅ１０，Ｅ２０，Ｅ３０は（０，０，１）とな
る。このときはA0，0にかかわらずE40＝“１”
となる。これは閾値電圧VTH３のメモリセルト
ランジスタ１０ijから２ビツト分の“論理１”の
格納データが読み出された場合を示す。V3＜VS
のとき、出力Ｅ１０，Ｅ２０，Ｅ３０は０，０，
０となる。このとき、A0＝“１”ならばE40＝
“１”となり、A0＝“０”ならE40＝“０”となる。
これは、閾値電圧VTH４のメモリセルトランジ
スタ１０ijから２ビツトの格納データが読み出さ
れた場合を示す。 上記選択論理回路６０の出力Ｅ４０は出力バツ
フア７０に与えられる。このバツフア７０に入力
されるチツプセレクト信号CSが論理“１”の時
に、出力Ｅ４０は読み出しデータＥ５０としてバ
ツフア７０から外部に読み出される。ここに、上
記構成要素３０〜６０はセンスアンプ８０を形成
している。 第３図は選択メモリセルトランジスタ１０ijの
例えば閾値電圧VTHをパラメータとした場合の
データ線１６の充電による検出電位VSの時間変
化を示している、第３図から明らかなように電位
VSの検出期間には、(i)遷移期間（時刻TS以前、
dVS／dt≠０）(ii)静止期間（時刻TS以後dVS／
dt〜０）の２つがある。この遷移期間で電位VS
を検出すれば読み出し時間を短縮できる。また、
静止期間で電位VSを検出する場合にはメモリ装
置の回路が簡単になる。 なお、第３図では閾値電圧VTH１，VTH２，
VTH３のメモリセルの読出し時における検出電
圧VSの静止レベルVS１，VS２，VS３それぞれ
に対して比較電圧Ｖ１，Ｖ２，Ｖ３を高く図示し
ている。もちろんこのように設定してもよい。し
かし、これは便宜上このようにしたに過ぎない。
Ｖ１＝VS１＋Ｖ２＝VS２，Ｖ３＝VS３として
おけば、データ読出しはTS以前TS１〜TS３で
行なわれ、前述の遷移期間で格納データの検出が
行なわれることになる。 第４図ａは本発明を更に詳細化した実施例に係
る半導体メモリを示している。ここで用いられる
MOSトランジスタは、全てＮチヤネル型とする。
第４図ａでは検出電位VSは前述した第３図の遷
移期間において検出されるようになつている。語
線１２ｉにはダミーセルトランジスタ１２０ｉ，
１２２ｉ，１２４ｉの各ゲートが接続される。こ
れらのトランジスタ１２０ｉ，１２２ｉ，１２４
ｉの各ソースは接地される。これらのトランジス
タ１２０ｉ，１２２ｉ，１２４ｉはダミーセルア
レイ１２８を構成している。トランジスタ１２０
ｉのドレインはダミーデータ線１３０1に接続さ
れる。トランジスタ１２２ｉのドレインはダミー
データ線１３０2に接続される。トランジスタ１
２４ｉのドレインはダミーデータ線１３０3に接
続される。データ線１６ｉはそれぞれ放電トラン
ジスタ２４ｊのドレイン・ソース通路を介して接
地される。また、ダミーデータ線１３０1，１３
０2，１３０3はそれぞれ放電トランジスタ１２６
１，１２６2，１２６3のドレイン・ソース通路を
介して接地される。トランジスタ２４ｊ，１２６
１〜１２６3のゲートには放電パルスφ１が与えら
れる。 トランジスタ１２０ｉのゲート閾値電圧VTH
１１はVTH1＜VTH11＜VTH2になるように設
定される。これはトランジスタ１２０ｉのチヤネ
ル長Ｌ１１をL1＜L11＜L2とすればよい。ここ
で、Ｌ１〜Ｌ４はそれぞれ各閾値電圧VTH１〜
VTH４を有するトランジスタに対応したチヤネ
ル長である。同様にトランジスタ１２２ｉ，１２
４ｉのゲート閾値電圧VTH２２，VTH３３は
それぞれVTH2＜VTH22＜VTH3，VTH3＜
VTH33＜VTH＜４となるように設定される。
これはトランジスタ１２２ｉ，１２４ｉのチヤネ
ル長Ｌ２２，Ｌ３３をそれぞれＬ２＜Ｌ２２＜Ｌ
３，Ｌ３＜Ｌ３３＜Ｌ４とすることでも実現でき
る。あるいはトランジスタ１３４1〜１３４3の等
価抵抗をトランジスタ２６より小さくしてもよ
く、このようにする時はVTH1＝VTH11，
VTH2＝VTH22，VTH3＝VTH33としても良
い。 データ線１６ｉはゲートトランジスタ１８ｊを
介して検出点Ｓに接続される。この検出点Ｓはエ
ンハンスメントモードMOSトランジスタ２６の
ソース・ドレイン通路を介して正電源VDに接続
される。ダミーデータ線１３０1〜１３０3はそれ
ぞれエンハンスメントモードMOSトランジスタ
１３２1〜１３２3のソースに接続される。これら
トランジスタ１３２1〜１３２3はトランジスタ１
８ｊと同じサイズを有している。トランジスタ１
３２1〜１３２3のドレインはエンハンスメント型
MOSトランジスタ１３４1〜１３４3のソースに
接続される。トランジスタ１３４1〜１３４3のド
レインとトランジスタ１３２1〜１３２3のゲート
は電源VDに接続される。トランジスタ２６，１
３４1〜１３４3のゲートにはチヤージ（充電）パ
ルスφ２が与えられる。これらのトランジスタ２
６，１３４1〜１３４3はデータ線を充電するため
の負荷回路を形成する。 検出電位VSは第１コンパレータ３０Ａ、第２
コンパレータ４０Ａ、第３コンパレータ５０Ａに
入力される。トランジスタ１３４1のソースに生
ずる第１比較信号VC１はコンパレータ３０Ａに
入力される。トランジスタ１３４2のソースに生
じる第２比較信号VC２はコンパレータ４０Ａに
入力される。トランジスタ１３４3のソースに生
じる第３比較信号VC３はコンパレータ５０Ａに
入力される。これらのコンパレータ３０Ａ，４０
Ａ，５０Ａにはタイミングパルスφ３が与えられ
る。コンパレータ３０Ａ，４０Ａ，５０Ａは、こ
のタイミングパルスφ３が与えられてから検出電
位VSと第１〜第３比較信号VC１，VC２，VC３
とを比較して比較結果Ｅ１０，１０，Ｅ２０，
Ｅ２０，Ｅ３０，３０を出力する。 第４図ｂはチツプイネーブル信号（チツプ動作
信号）に同期してパルスφ１〜φ３を発生す
る回路を示している。第５図Ａ〜Ｅは第４図ａ及
び第４図ｂの回路の動作タイミングチヤートを示
している。信号は第４図に示す構成を含むメ
モリICチツプの全体を動作可能状態にするが、
動作不可能状態にするかを指定する。＝“０”
によつてメモリは動作可能状態となる。この信号
CEは、ネガテイブエツジトリガ型モノステーブ
ルマルチバイブレータ（モノマルチ）１４０に入
力される。このモノマルチ１４０は信号の変
化点（第５図時刻ｔ１０）によりトリガされて、
パルスφ１を所定時間（第５図時刻t10〜t12）だ
け発生する。このパルスφ１はネガテイブエツジ
トリガ型バイステーブルマルチバイブレータ、た
とえばフリツプフロツプ１４２に入力される。こ
のフリツプフロツプ１４２はパルスφ１の変化点
（第５図時刻ｔ１２）によりトリガされて、パル
スφ２（第５図Ｃ）を発生する。パルスφ２は遅
延回路１４４により一定時間（第５図時刻t12〜
t14）遅延されてパルスφ３となる。 前記第４図ａおよび第４図ｂの回路は次のよう
に動作する。すなわち、メモリからデータを読み
出す時は＝“０”になる（第５図Ａ）。すると、
パルスφ１が論理“１”になる（第５図Ｂ）。パ
ルスφ１＝“１”によつてトランジスタ２４ｊが
オンされる。すると、データ線１６ｊは放電さ
れ、VS＝０になる（第５図時刻ｔ１０〜ｔ１
２）。また、φ1＝“１”によつてトランジスタ１
２６1〜１２６3もオンされる。すると、ダミーテ
ータ線１３０1〜１３０3も放電され、VC１〜VC
３は０になる（第５図、時刻ｔ１０〜ｔ１２）。
この時間間隔ｔ１０〜ｔ１２はデータ線１６ｊお
よびデミーデータ線１３０1〜１３０3を完全に放
電できる範囲で短かい方がよい。この時間間隔ｔ
１０〜ｔ１２が長いと、読み出し開始ｔ１０から
読み出し終了ｔ１４までの読み出し時間も長くな
つてしまう。パルスφ１が論理“０”にもどると
φ2＝“１”になる（第５図Ｂ，Ｃ）。φ1＝“０”に
よりトランジスタ２４ｊ，１２６1〜１２６3はオ
フにもどる。同時にφ2＝“１”によりトランジス
タ２６，１３４1〜１３４3がオンされる。する
と、デコーダ２０により選択されたデータ線１６
とダミーデータ線１３０1〜１３０3に対する充電
が開始される（第５図時刻ｔ１２）。データ線１
６およびダミーデータ線１３０1〜１３０3の充電
開始後、φ3＝“１”になると（第５図、時刻ｔ１
４）、コンパレータ３０Ａ，４０Ａ，５０Ａはそ
れぞれの入力を比較する。この比較はデータ線１
６およびダミーデータ線１３０1〜１３０3の充電
途中である時刻ｔ１４において行なわれる。これ
が第４図ａおよび第４図ｂの回路の重要な特徴で
ある。 今、選択されたメモリセルトランジスタ１０ij
の閾値電圧がVTH１であつたとすると、時刻ｔ
１４においてVS＜VC1＜VC2＜VC3となる。こ
の時はＥ１０，Ｅ２０，Ｅ３０は１，１，１とな
り、アドレスデーダＡ０，０に関係なく“論理
０”が読み出される。選択トランジスタ１０ijの
閾値電圧がVTH２の時はVC1＜VS＜VC2＜VC3
となる。この場合、出力Ｅ１０，Ｅ２０，Ｅ３０
は０，１，１となり、アドレスデータ０によつ
て区別される２ビツトデータ“論理０”あるいは
“論理１”が読み出される。選択トランジスタ１
０ijの閾値電圧がVTH3のときはVC1＜VC2＜
VS＜VC3となる。この場合、出力Ｅ１０，Ｅ２
０，Ｅ３０は０，０，１となり、アドレスデータ
Ａ０，０に関係なく“論理１”が読み出され
る。選択トランジスタ１０ijの閾値電圧がVTH4
の時はVC1＜VC2＜VC3＜VSとなる。この場合、
出力Ｅ１０，Ｅ２０，Ｅ３０は０，０，０とな
り、アドレスデータＡ０によつて分別される２ビ
ツトデータ“論理１”あるいは“論理０”が読み
出される。 第４図ｂの遅延回路１４４における遅延時間ｔ
１２〜ｔ１４を短かくすればするほど、格納デー
タの読み出し時間は短縮される。しかし、遅延時
間が短かくなるほどVS，VC1〜VC3間のレベル
差が小さくなるので、コンパレータ３０Ａ，４０
Ａ，５０Ａにおけるデータ検出が困難になる。こ
のため、コンパレータ３０Ａ，４０Ａ，５０Ａに
よるレベル比較動作が確実に行なえる範囲で遅延
時間ｔ１２〜ｔ１４を最小にすることが好まし
い。このようにすればより読み出し速度を速くす
ることができる。 第６図は前記第４図ａのコンパレータ３０Ａの
具体的回路例を示している。コンパレータ４０
Ａ，５０Ａも第６図と同構成でよいが、それぞれ
比較信号入力をVC２，VC３にする必要がある。
検出電位VSはエンハンスメントモードMOSトラ
ンジスタ１５０のゲートに与えられる。このトラ
ンジスタ１５０のドレインはデイプレツシヨンモ
ードMOSトランジスタ１５２のゲートとソース
に接続され、そのソースはエンハンスメントモー
ドMOSトランジスタ１５４のソースに接続され
る。このトランジスタ１５４のゲートには前記第
１比較信号VC１が与えられる。また、このトラ
ンジスタ１５４のドレインはデイプレツシヨンモ
ードMOSトランジスタ１５６のゲートとソース
に接続される。トランジスタ１５２，１５６のド
レインは正電源VDに接続される。トランジスタ
１５０，１５４のソースはデイプレツシヨンモー
ドMOSトランジスタ１５７のドレインに接続さ
れる。このトランジスタ１５７のゲートとソース
はエンハンスメントモードMOSトランジスタ１
５８のドレイン・ソース通路を介して接地され
る。トランジスタ１５８のゲートにはタイミング
パルスφ３が入力される。 上記トランジスタ１５０のドレインはエンハン
スメントモードMOSトランジスタ１６０のゲー
トに接続される。このトランジスタ１６０のソー
スはエンハンスメントモードMOSトランジスタ
１６２，１６４のドレインとゲートに対応して接
続される。このトランジスタ１６２のゲートおよ
びトランジスタ１６４のドレインはエンハンスメ
ントモードMOSトランジスタ１６６のソースに
接続される。トランジスタ１６０，１６６のドレ
インは電源VDに接続される。トランジスタ１６
２と１６４のソースはエンハンスメントモード
MOSトランジスタ１６８のドレイン・ソース通
路を介して接地される。トランジスタ１６８のゲ
ートにはタイミングパルスφ３が入力される。ト
ランジスタ１６２のドレインから第１比較出力Ｅ
１０が出力される。トランジスタ１６４のドレイ
ンからは出力Ｅ１０の反転信号である出力１０
が出力される。ここで、前記トランジスタ１５
０，１５４はデイプレツシヨンモードMOSトラ
ンジスタでもよい。 上記第６図と同様な構成のコンパレータ４０
Ａ，５０Ａによつて出力Ｅ２０，２０，Ｅ３
０，３０が得られる。 前記第６図に示されるコンパレータ３０Ａにお
いて、タイミングパルスφ３＝“０”の時は出力
Ｅ１０＝１０＝“１”となつている。タイミン
グパルスφ３＝“１”になつた時にVS＜VC1であ
ればE10＝“１”、10＝“０”となる。VS＞VC1
であれば、E10＝“０”、10＝“１”となる。同様
に第６図と同構成を有するコンパレータ４０Ａに
おいて、タイミングパルスφ3＝“１”の時にVS
＜VC2であればE20＝１、20＝０となり、VS＞
VC2であればE20＝“０”、20＝“１”となる。コ
ンパレータ５０Ａについても同様で、タイミング
パルスφ3＝“１”の時にVS＜VC3であればE30＝
“１”、30＝０となり、VS＞VC3であればE30＝
０、30＝１となる。 第７図はコンパレータ３０Ａ，４０Ａの出力Ｅ
１０，Ｅ２０から第１格納データＤ１（表２）を
合成する出力バツフア、あるいは第１選択論理回
路６０Ａ（第２図の選択論理回路の一部と同等で
ある）を示す。出力Ｅ１０，Ｅ２０はノアゲート
２００の第１、第２入力端に入力される。このゲ
ート２００の出力Ｅ２００はインバータ２０２に
より反転出力Ｅ２０２に変換される。出力Ｅ２０
２はエンハンスメントモードMOSトランジスタ
２０４のゲートに与えられる。このトランジスタ
２０４のソースは接地され、そのドレインはデイ
プレツシヨンモードMOSトランジスタ２０６の
ソースに接続される。このトランジスタ２０６の
ゲートには出力Ｅ２００が入力される。トランジ
スタ２０６のドレインにエンハンスメントモード
MOSトランジスタ２０８のソース・ドレイン通
路を介して正電源VDに接続される。上記トラン
ジスタ２０８のゲートには出力可能信号OEが入
力される。トランジスタ２０４のドレインはエン
ハンスメントモードMOSトランジスタ２１０の
ドレイン・ソース通路を介して接地される。トラ
ンジスタ２１０のゲートには反転出力可能信号
OEが入力される。これらの信号OE，は論理
回路６０Ａを動作可能状態にするときにOE＝
“１”、＝“０”となる。 上記出力Ｅ２００はエンハンスメントモード
MOSトランジスタ２１２のゲートに与えられる。
このトランジスタ２１２のソースは接地され、そ
のドレインは、デイプレツシヨンモードMOSト
ランジスタ２１４のソースに接続される。このト
ランジスタ２１４のゲートには出力Ｅ２０２が入
力される。トランジスタ２１４のドレインはエン
ハンスメントモードMOSトランジスタ２１６の
ソース・ドレイン通路を介して電源VDに接続さ
れる。トランジスタ２１６のゲートには信号OE
が入力される。トランジスタ２１２のドレインは
エンハンスメントモードMOSトランジスタ２１
８のドレイン・ソース通路を介して接地される。
トランジスタ２１８のゲートには信号が入力
される。 トランジスタ２１２のドレインから導出される
出力Ｅ２１２はエンハンスメントモードMOSト
ランジスタ２２０のゲートに接続される。トラン
ジスタ２２０のソースは接地され、そのドレイン
はエンハンスメントモードMOSトランジスタ２
２２のソース・ドレイン通路を介して電源VDに
接続される。このトランジスタ２２２のゲートに
はトランジスタ２０４のドレインから導出される
出力Ｅ２０４が入力される。トランジスタ２２０
のドレインから第１格納データＤ１が導出され
る。 第８図はコンパレータ３０Ａ，５０Ａの出力Ｅ
１０，３０から第２格納データＤ２（表２）を
合成する出力バツフア、あるいは第２選択論理回
路６０Ｂ（第２図の選択論理回路６０の一部と同
等である）を示す。出力Ｅ１０，３０はノアゲ
ート３００の第１、第２入力端に入力される。ゲ
ート３００の出力Ｅ３００はインバータ３０２に
より反転出力Ｅ３０２に変換される。出力Ｅ３０
２はエンハンスメントモードMOSトランジスタ
３０４のゲートに与えられる。このトランジスタ
３０４のソースは接地され、そのドレインはデイ
プレツシヨンモードMOSトランジスタ３０６の
ソースに接続される。このトランジスタ３０６の
ゲートには出力Ｅ３００が入力される。トランジ
スタ３０６のドレインはエンハンスメントモード
MOSトランジスタ３０８のソース・ドレイン通
路を介して正電源VDに接続される。トランジス
タ３０８のゲートには出力可能信号OEが入力さ
れる。トランジスタ３０４のドレインはエンハン
スメントモードMOSトランジスタ３１０のドレ
イン・ソース通路を介して接地されている。トラ
ンジスタ３１０のゲートには反転出力可能信号
OEが入力される。これらの信号OE，は論理
回路６０Ｂを動作可能状態にするときにOE＝
“１”、OE＝“０”となる。 前記出力Ｅ３００はエンハンスメントモード
MOSトランジスタ３１２のゲートに与えられる。
このトランジスタ３１２のソースは接地され、そ
のドレインはデイプレツシヨンモードMOSトラ
ンジスタ３１４のソースに接続される。トランジ
スタ３１４のゲートには出力Ｅ３０２が入力され
る。このトランジスタ３１４のドレインはエンハ
ンスメントモードMOSトランジスタ３１６のソ
ース・ドレイン通路を介して電源VDに接続され
る。トランジスタ３１６のゲートには信号OEが
入力される。トランジスタ３１２のドレインはエ
ンハンスメントモードMOSトランジスタ３１８
のドレイン・ソース通路を介して接地される。ト
ランジスタ３１８のゲートには信号が入力さ
れる。トランジスタ３１２のドレインから導出さ
れる出力Ｅ３１２はエンハンスメントモード
MOSトランジスタ３２０のゲートに接続される。
トランジスタ３２０のソースは接地され、そのド
レインはエンハンスメントモードMOSトランジ
スタ３２２のソース・ドレイン通路を介して電源
VDに接続される。上記トランジスタ３２２のゲ
ートにはトランジスタ３０４のドレインから導出
される出力Ｅ３０４が入力される。トランジスタ
３２０のドレインから第２格納データＤ２が導出
される。
れたメモリセルトランジスタ１０ijの閾値電圧
VTH（あるいはチヤネル長、あるいはチヤネル
幅）に応じて変るため、電位VSのレベルから格
納データＤ１，Ｄ２を検出できる。この電位VS
は第１コンパレータ３０、第２コンパレータ４０
及び第３コンパレータ５０に入力される。これら
コンパレータ３０，４０，５０にはそれぞれ第１
比較電圧レベルＶ１、第２比較電圧レベルＶ２、
第３比較電圧レベルＶ３が与えられている。コン
パレータ３０は、VSＶ１で論理“１”となり、
VS＞Ｖ１の時論理“０”となる第１比較出力Ｅ
１０を出力する。同様にコンパレータ４０はVS
Ｖ２で論理“１”となり、VS＞Ｖ２の時に論
理“０”となる第２比較出力Ｅ２０を出力する。
コンパレータ５０はVSV3で論理“１”とな
り、VS＞V3の時に論理“０”となる第３比較出
力Ｅ３０を出力する。 これらの比較出力Ｅ１０，Ｅ２０，Ｅ３０は選
択論理回路６０に与えられる。この論理回路６０
には行デコーダ１４の行アドレスデータに対応す
る前記アドレスデータＡ０，０が入力されてい
る。ここで、VSV1のとき出力Ｅ１０，Ｅ２
０，Ｅ３０は（１，１，１）になる。この時、
A0，0にかかわりなく回路６０は論理“０”の
ゲート出力Ｅ４０を出力する。これは、閾値電圧
VTH１のメモリセルトランジスタ１０ijから、
“論理０”の格納データが読み出された場合を示
す。V1＜VSV2のとき出力Ｅ１０，Ｅ２０，
Ｅ３０は（０，１，１）になる。このとき、A0
＝“１”ならE40＝“０”となり、A0＝“０”なら
E40＝“１”となる。これは、閾値電圧VTH２の
メモリセルトランジスタ10ijからA0で示されたア
ドレスに対応した２ビツトの格納データが読み出
された場合を示す。V2＜VSV3のとき、出力
Ｅ１０，Ｅ２０，Ｅ３０は（０，０，１）とな
る。このときはA0，0にかかわらずE40＝“１”
となる。これは閾値電圧VTH３のメモリセルト
ランジスタ１０ijから２ビツト分の“論理１”の
格納データが読み出された場合を示す。V3＜VS
のとき、出力Ｅ１０，Ｅ２０，Ｅ３０は０，０，
０となる。このとき、A0＝“１”ならばE40＝
“１”となり、A0＝“０”ならE40＝“０”となる。
これは、閾値電圧VTH４のメモリセルトランジ
スタ１０ijから２ビツトの格納データが読み出さ
れた場合を示す。 上記選択論理回路６０の出力Ｅ４０は出力バツ
フア７０に与えられる。このバツフア７０に入力
されるチツプセレクト信号CSが論理“１”の時
に、出力Ｅ４０は読み出しデータＥ５０としてバ
ツフア７０から外部に読み出される。ここに、上
記構成要素３０〜６０はセンスアンプ８０を形成
している。 第３図は選択メモリセルトランジスタ１０ijの
例えば閾値電圧VTHをパラメータとした場合の
データ線１６の充電による検出電位VSの時間変
化を示している、第３図から明らかなように電位
VSの検出期間には、(i)遷移期間（時刻TS以前、
dVS／dt≠０）(ii)静止期間（時刻TS以後dVS／
dt〜０）の２つがある。この遷移期間で電位VS
を検出すれば読み出し時間を短縮できる。また、
静止期間で電位VSを検出する場合にはメモリ装
置の回路が簡単になる。 なお、第３図では閾値電圧VTH１，VTH２，
VTH３のメモリセルの読出し時における検出電
圧VSの静止レベルVS１，VS２，VS３それぞれ
に対して比較電圧Ｖ１，Ｖ２，Ｖ３を高く図示し
ている。もちろんこのように設定してもよい。し
かし、これは便宜上このようにしたに過ぎない。
Ｖ１＝VS１＋Ｖ２＝VS２，Ｖ３＝VS３として
おけば、データ読出しはTS以前TS１〜TS３で
行なわれ、前述の遷移期間で格納データの検出が
行なわれることになる。 第４図ａは本発明を更に詳細化した実施例に係
る半導体メモリを示している。ここで用いられる
MOSトランジスタは、全てＮチヤネル型とする。
第４図ａでは検出電位VSは前述した第３図の遷
移期間において検出されるようになつている。語
線１２ｉにはダミーセルトランジスタ１２０ｉ，
１２２ｉ，１２４ｉの各ゲートが接続される。こ
れらのトランジスタ１２０ｉ，１２２ｉ，１２４
ｉの各ソースは接地される。これらのトランジス
タ１２０ｉ，１２２ｉ，１２４ｉはダミーセルア
レイ１２８を構成している。トランジスタ１２０
ｉのドレインはダミーデータ線１３０1に接続さ
れる。トランジスタ１２２ｉのドレインはダミー
データ線１３０2に接続される。トランジスタ１
２４ｉのドレインはダミーデータ線１３０3に接
続される。データ線１６ｉはそれぞれ放電トラン
ジスタ２４ｊのドレイン・ソース通路を介して接
地される。また、ダミーデータ線１３０1，１３
０2，１３０3はそれぞれ放電トランジスタ１２６
１，１２６2，１２６3のドレイン・ソース通路を
介して接地される。トランジスタ２４ｊ，１２６
１〜１２６3のゲートには放電パルスφ１が与えら
れる。 トランジスタ１２０ｉのゲート閾値電圧VTH
１１はVTH1＜VTH11＜VTH2になるように設
定される。これはトランジスタ１２０ｉのチヤネ
ル長Ｌ１１をL1＜L11＜L2とすればよい。ここ
で、Ｌ１〜Ｌ４はそれぞれ各閾値電圧VTH１〜
VTH４を有するトランジスタに対応したチヤネ
ル長である。同様にトランジスタ１２２ｉ，１２
４ｉのゲート閾値電圧VTH２２，VTH３３は
それぞれVTH2＜VTH22＜VTH3，VTH3＜
VTH33＜VTH＜４となるように設定される。
これはトランジスタ１２２ｉ，１２４ｉのチヤネ
ル長Ｌ２２，Ｌ３３をそれぞれＬ２＜Ｌ２２＜Ｌ
３，Ｌ３＜Ｌ３３＜Ｌ４とすることでも実現でき
る。あるいはトランジスタ１３４1〜１３４3の等
価抵抗をトランジスタ２６より小さくしてもよ
く、このようにする時はVTH1＝VTH11，
VTH2＝VTH22，VTH3＝VTH33としても良
い。 データ線１６ｉはゲートトランジスタ１８ｊを
介して検出点Ｓに接続される。この検出点Ｓはエ
ンハンスメントモードMOSトランジスタ２６の
ソース・ドレイン通路を介して正電源VDに接続
される。ダミーデータ線１３０1〜１３０3はそれ
ぞれエンハンスメントモードMOSトランジスタ
１３２1〜１３２3のソースに接続される。これら
トランジスタ１３２1〜１３２3はトランジスタ１
８ｊと同じサイズを有している。トランジスタ１
３２1〜１３２3のドレインはエンハンスメント型
MOSトランジスタ１３４1〜１３４3のソースに
接続される。トランジスタ１３４1〜１３４3のド
レインとトランジスタ１３２1〜１３２3のゲート
は電源VDに接続される。トランジスタ２６，１
３４1〜１３４3のゲートにはチヤージ（充電）パ
ルスφ２が与えられる。これらのトランジスタ２
６，１３４1〜１３４3はデータ線を充電するため
の負荷回路を形成する。 検出電位VSは第１コンパレータ３０Ａ、第２
コンパレータ４０Ａ、第３コンパレータ５０Ａに
入力される。トランジスタ１３４1のソースに生
ずる第１比較信号VC１はコンパレータ３０Ａに
入力される。トランジスタ１３４2のソースに生
じる第２比較信号VC２はコンパレータ４０Ａに
入力される。トランジスタ１３４3のソースに生
じる第３比較信号VC３はコンパレータ５０Ａに
入力される。これらのコンパレータ３０Ａ，４０
Ａ，５０Ａにはタイミングパルスφ３が与えられ
る。コンパレータ３０Ａ，４０Ａ，５０Ａは、こ
のタイミングパルスφ３が与えられてから検出電
位VSと第１〜第３比較信号VC１，VC２，VC３
とを比較して比較結果Ｅ１０，１０，Ｅ２０，
Ｅ２０，Ｅ３０，３０を出力する。 第４図ｂはチツプイネーブル信号（チツプ動作
信号）に同期してパルスφ１〜φ３を発生す
る回路を示している。第５図Ａ〜Ｅは第４図ａ及
び第４図ｂの回路の動作タイミングチヤートを示
している。信号は第４図に示す構成を含むメ
モリICチツプの全体を動作可能状態にするが、
動作不可能状態にするかを指定する。＝“０”
によつてメモリは動作可能状態となる。この信号
CEは、ネガテイブエツジトリガ型モノステーブ
ルマルチバイブレータ（モノマルチ）１４０に入
力される。このモノマルチ１４０は信号の変
化点（第５図時刻ｔ１０）によりトリガされて、
パルスφ１を所定時間（第５図時刻t10〜t12）だ
け発生する。このパルスφ１はネガテイブエツジ
トリガ型バイステーブルマルチバイブレータ、た
とえばフリツプフロツプ１４２に入力される。こ
のフリツプフロツプ１４２はパルスφ１の変化点
（第５図時刻ｔ１２）によりトリガされて、パル
スφ２（第５図Ｃ）を発生する。パルスφ２は遅
延回路１４４により一定時間（第５図時刻t12〜
t14）遅延されてパルスφ３となる。 前記第４図ａおよび第４図ｂの回路は次のよう
に動作する。すなわち、メモリからデータを読み
出す時は＝“０”になる（第５図Ａ）。すると、
パルスφ１が論理“１”になる（第５図Ｂ）。パ
ルスφ１＝“１”によつてトランジスタ２４ｊが
オンされる。すると、データ線１６ｊは放電さ
れ、VS＝０になる（第５図時刻ｔ１０〜ｔ１
２）。また、φ1＝“１”によつてトランジスタ１
２６1〜１２６3もオンされる。すると、ダミーテ
ータ線１３０1〜１３０3も放電され、VC１〜VC
３は０になる（第５図、時刻ｔ１０〜ｔ１２）。
この時間間隔ｔ１０〜ｔ１２はデータ線１６ｊお
よびデミーデータ線１３０1〜１３０3を完全に放
電できる範囲で短かい方がよい。この時間間隔ｔ
１０〜ｔ１２が長いと、読み出し開始ｔ１０から
読み出し終了ｔ１４までの読み出し時間も長くな
つてしまう。パルスφ１が論理“０”にもどると
φ2＝“１”になる（第５図Ｂ，Ｃ）。φ1＝“０”に
よりトランジスタ２４ｊ，１２６1〜１２６3はオ
フにもどる。同時にφ2＝“１”によりトランジス
タ２６，１３４1〜１３４3がオンされる。する
と、デコーダ２０により選択されたデータ線１６
とダミーデータ線１３０1〜１３０3に対する充電
が開始される（第５図時刻ｔ１２）。データ線１
６およびダミーデータ線１３０1〜１３０3の充電
開始後、φ3＝“１”になると（第５図、時刻ｔ１
４）、コンパレータ３０Ａ，４０Ａ，５０Ａはそ
れぞれの入力を比較する。この比較はデータ線１
６およびダミーデータ線１３０1〜１３０3の充電
途中である時刻ｔ１４において行なわれる。これ
が第４図ａおよび第４図ｂの回路の重要な特徴で
ある。 今、選択されたメモリセルトランジスタ１０ij
の閾値電圧がVTH１であつたとすると、時刻ｔ
１４においてVS＜VC1＜VC2＜VC3となる。こ
の時はＥ１０，Ｅ２０，Ｅ３０は１，１，１とな
り、アドレスデーダＡ０，０に関係なく“論理
０”が読み出される。選択トランジスタ１０ijの
閾値電圧がVTH２の時はVC1＜VS＜VC2＜VC3
となる。この場合、出力Ｅ１０，Ｅ２０，Ｅ３０
は０，１，１となり、アドレスデータ０によつ
て区別される２ビツトデータ“論理０”あるいは
“論理１”が読み出される。選択トランジスタ１
０ijの閾値電圧がVTH3のときはVC1＜VC2＜
VS＜VC3となる。この場合、出力Ｅ１０，Ｅ２
０，Ｅ３０は０，０，１となり、アドレスデータ
Ａ０，０に関係なく“論理１”が読み出され
る。選択トランジスタ１０ijの閾値電圧がVTH4
の時はVC1＜VC2＜VC3＜VSとなる。この場合、
出力Ｅ１０，Ｅ２０，Ｅ３０は０，０，０とな
り、アドレスデータＡ０によつて分別される２ビ
ツトデータ“論理１”あるいは“論理０”が読み
出される。 第４図ｂの遅延回路１４４における遅延時間ｔ
１２〜ｔ１４を短かくすればするほど、格納デー
タの読み出し時間は短縮される。しかし、遅延時
間が短かくなるほどVS，VC1〜VC3間のレベル
差が小さくなるので、コンパレータ３０Ａ，４０
Ａ，５０Ａにおけるデータ検出が困難になる。こ
のため、コンパレータ３０Ａ，４０Ａ，５０Ａに
よるレベル比較動作が確実に行なえる範囲で遅延
時間ｔ１２〜ｔ１４を最小にすることが好まし
い。このようにすればより読み出し速度を速くす
ることができる。 第６図は前記第４図ａのコンパレータ３０Ａの
具体的回路例を示している。コンパレータ４０
Ａ，５０Ａも第６図と同構成でよいが、それぞれ
比較信号入力をVC２，VC３にする必要がある。
検出電位VSはエンハンスメントモードMOSトラ
ンジスタ１５０のゲートに与えられる。このトラ
ンジスタ１５０のドレインはデイプレツシヨンモ
ードMOSトランジスタ１５２のゲートとソース
に接続され、そのソースはエンハンスメントモー
ドMOSトランジスタ１５４のソースに接続され
る。このトランジスタ１５４のゲートには前記第
１比較信号VC１が与えられる。また、このトラ
ンジスタ１５４のドレインはデイプレツシヨンモ
ードMOSトランジスタ１５６のゲートとソース
に接続される。トランジスタ１５２，１５６のド
レインは正電源VDに接続される。トランジスタ
１５０，１５４のソースはデイプレツシヨンモー
ドMOSトランジスタ１５７のドレインに接続さ
れる。このトランジスタ１５７のゲートとソース
はエンハンスメントモードMOSトランジスタ１
５８のドレイン・ソース通路を介して接地され
る。トランジスタ１５８のゲートにはタイミング
パルスφ３が入力される。 上記トランジスタ１５０のドレインはエンハン
スメントモードMOSトランジスタ１６０のゲー
トに接続される。このトランジスタ１６０のソー
スはエンハンスメントモードMOSトランジスタ
１６２，１６４のドレインとゲートに対応して接
続される。このトランジスタ１６２のゲートおよ
びトランジスタ１６４のドレインはエンハンスメ
ントモードMOSトランジスタ１６６のソースに
接続される。トランジスタ１６０，１６６のドレ
インは電源VDに接続される。トランジスタ１６
２と１６４のソースはエンハンスメントモード
MOSトランジスタ１６８のドレイン・ソース通
路を介して接地される。トランジスタ１６８のゲ
ートにはタイミングパルスφ３が入力される。ト
ランジスタ１６２のドレインから第１比較出力Ｅ
１０が出力される。トランジスタ１６４のドレイ
ンからは出力Ｅ１０の反転信号である出力１０
が出力される。ここで、前記トランジスタ１５
０，１５４はデイプレツシヨンモードMOSトラ
ンジスタでもよい。 上記第６図と同様な構成のコンパレータ４０
Ａ，５０Ａによつて出力Ｅ２０，２０，Ｅ３
０，３０が得られる。 前記第６図に示されるコンパレータ３０Ａにお
いて、タイミングパルスφ３＝“０”の時は出力
Ｅ１０＝１０＝“１”となつている。タイミン
グパルスφ３＝“１”になつた時にVS＜VC1であ
ればE10＝“１”、10＝“０”となる。VS＞VC1
であれば、E10＝“０”、10＝“１”となる。同様
に第６図と同構成を有するコンパレータ４０Ａに
おいて、タイミングパルスφ3＝“１”の時にVS
＜VC2であればE20＝１、20＝０となり、VS＞
VC2であればE20＝“０”、20＝“１”となる。コ
ンパレータ５０Ａについても同様で、タイミング
パルスφ3＝“１”の時にVS＜VC3であればE30＝
“１”、30＝０となり、VS＞VC3であればE30＝
０、30＝１となる。 第７図はコンパレータ３０Ａ，４０Ａの出力Ｅ
１０，Ｅ２０から第１格納データＤ１（表２）を
合成する出力バツフア、あるいは第１選択論理回
路６０Ａ（第２図の選択論理回路の一部と同等で
ある）を示す。出力Ｅ１０，Ｅ２０はノアゲート
２００の第１、第２入力端に入力される。このゲ
ート２００の出力Ｅ２００はインバータ２０２に
より反転出力Ｅ２０２に変換される。出力Ｅ２０
２はエンハンスメントモードMOSトランジスタ
２０４のゲートに与えられる。このトランジスタ
２０４のソースは接地され、そのドレインはデイ
プレツシヨンモードMOSトランジスタ２０６の
ソースに接続される。このトランジスタ２０６の
ゲートには出力Ｅ２００が入力される。トランジ
スタ２０６のドレインにエンハンスメントモード
MOSトランジスタ２０８のソース・ドレイン通
路を介して正電源VDに接続される。上記トラン
ジスタ２０８のゲートには出力可能信号OEが入
力される。トランジスタ２０４のドレインはエン
ハンスメントモードMOSトランジスタ２１０の
ドレイン・ソース通路を介して接地される。トラ
ンジスタ２１０のゲートには反転出力可能信号
OEが入力される。これらの信号OE，は論理
回路６０Ａを動作可能状態にするときにOE＝
“１”、＝“０”となる。 上記出力Ｅ２００はエンハンスメントモード
MOSトランジスタ２１２のゲートに与えられる。
このトランジスタ２１２のソースは接地され、そ
のドレインは、デイプレツシヨンモードMOSト
ランジスタ２１４のソースに接続される。このト
ランジスタ２１４のゲートには出力Ｅ２０２が入
力される。トランジスタ２１４のドレインはエン
ハンスメントモードMOSトランジスタ２１６の
ソース・ドレイン通路を介して電源VDに接続さ
れる。トランジスタ２１６のゲートには信号OE
が入力される。トランジスタ２１２のドレインは
エンハンスメントモードMOSトランジスタ２１
８のドレイン・ソース通路を介して接地される。
トランジスタ２１８のゲートには信号が入力
される。 トランジスタ２１２のドレインから導出される
出力Ｅ２１２はエンハンスメントモードMOSト
ランジスタ２２０のゲートに接続される。トラン
ジスタ２２０のソースは接地され、そのドレイン
はエンハンスメントモードMOSトランジスタ２
２２のソース・ドレイン通路を介して電源VDに
接続される。このトランジスタ２２２のゲートに
はトランジスタ２０４のドレインから導出される
出力Ｅ２０４が入力される。トランジスタ２２０
のドレインから第１格納データＤ１が導出され
る。 第８図はコンパレータ３０Ａ，５０Ａの出力Ｅ
１０，３０から第２格納データＤ２（表２）を
合成する出力バツフア、あるいは第２選択論理回
路６０Ｂ（第２図の選択論理回路６０の一部と同
等である）を示す。出力Ｅ１０，３０はノアゲ
ート３００の第１、第２入力端に入力される。ゲ
ート３００の出力Ｅ３００はインバータ３０２に
より反転出力Ｅ３０２に変換される。出力Ｅ３０
２はエンハンスメントモードMOSトランジスタ
３０４のゲートに与えられる。このトランジスタ
３０４のソースは接地され、そのドレインはデイ
プレツシヨンモードMOSトランジスタ３０６の
ソースに接続される。このトランジスタ３０６の
ゲートには出力Ｅ３００が入力される。トランジ
スタ３０６のドレインはエンハンスメントモード
MOSトランジスタ３０８のソース・ドレイン通
路を介して正電源VDに接続される。トランジス
タ３０８のゲートには出力可能信号OEが入力さ
れる。トランジスタ３０４のドレインはエンハン
スメントモードMOSトランジスタ３１０のドレ
イン・ソース通路を介して接地されている。トラ
ンジスタ３１０のゲートには反転出力可能信号
OEが入力される。これらの信号OE，は論理
回路６０Ｂを動作可能状態にするときにOE＝
“１”、OE＝“０”となる。 前記出力Ｅ３００はエンハンスメントモード
MOSトランジスタ３１２のゲートに与えられる。
このトランジスタ３１２のソースは接地され、そ
のドレインはデイプレツシヨンモードMOSトラ
ンジスタ３１４のソースに接続される。トランジ
スタ３１４のゲートには出力Ｅ３０２が入力され
る。このトランジスタ３１４のドレインはエンハ
ンスメントモードMOSトランジスタ３１６のソ
ース・ドレイン通路を介して電源VDに接続され
る。トランジスタ３１６のゲートには信号OEが
入力される。トランジスタ３１２のドレインはエ
ンハンスメントモードMOSトランジスタ３１８
のドレイン・ソース通路を介して接地される。ト
ランジスタ３１８のゲートには信号が入力さ
れる。トランジスタ３１２のドレインから導出さ
れる出力Ｅ３１２はエンハンスメントモード
MOSトランジスタ３２０のゲートに接続される。
トランジスタ３２０のソースは接地され、そのド
レインはエンハンスメントモードMOSトランジ
スタ３２２のソース・ドレイン通路を介して電源
VDに接続される。上記トランジスタ３２２のゲ
ートにはトランジスタ３０４のドレインから導出
される出力Ｅ３０４が入力される。トランジスタ
３２０のドレインから第２格納データＤ２が導出
される。
以上説明したように本発明によれば、１個のメ
モリセルに複数ビツト分のデータを記憶させるこ
とができ、チツプサイズの縮小化が可能となり、
また選択されたメモリセルのチヤネル長あるいは
チヤネル幅の違いによるデータ線の充電速度の違
いを検出してデータを読み出すようにしているの
で読み出し速度を大幅に向上できる。 また本発明は、第４図ａにも示される如く本体
メモリセルアレイ８とダミーセルアレイ１２８を
近接して設け、行線１２1，１２2，…を、本体メ
モリセルアレイとダミーセルアレイで共通して用
いるので、行線にノイズがのつても、本体メモリ
セルとダミーセルが等しい影響を受け、本体メモ
リセル側とダミーセル側が等しい影響を受け、本
体側の列線電位とダミー列線電位とが等しい影響
を受けるので、相対的電位関係は変わらず、誤動
作（特に電位比較における）しない。また本体メ
モリセルに隣接してダミーセルを設けるので、本
体メモリセルの列線とダミーセルの列線との長さ
とか容量が酷似し、前記同様に誤動作が生じない
ようになるものである。
モリセルに複数ビツト分のデータを記憶させるこ
とができ、チツプサイズの縮小化が可能となり、
また選択されたメモリセルのチヤネル長あるいは
チヤネル幅の違いによるデータ線の充電速度の違
いを検出してデータを読み出すようにしているの
で読み出し速度を大幅に向上できる。 また本発明は、第４図ａにも示される如く本体
メモリセルアレイ８とダミーセルアレイ１２８を
近接して設け、行線１２1，１２2，…を、本体メ
モリセルアレイとダミーセルアレイで共通して用
いるので、行線にノイズがのつても、本体メモリ
セルとダミーセルが等しい影響を受け、本体メモ
リセル側とダミーセル側が等しい影響を受け、本
体側の列線電位とダミー列線電位とが等しい影響
を受けるので、相対的電位関係は変わらず、誤動
作（特に電位比較における）しない。また本体メ
モリセルに隣接してダミーセルを設けるので、本
体メモリセルの列線とダミーセルの列線との長さ
とか容量が酷似し、前記同様に誤動作が生じない
ようになるものである。
第１図は複数ビツトデータを格納する半導体メ
モリのメモリセルトランジスタのチヤネル形状の
一例を示す図、第２図は本発明に係る半導体メモ
リの基本的構成を示す原理図、第３図は第２図の
データ線についての検出電位VSと時間との関係
の一例を示す図、第４図ａは第２図を詳細化した
実施例に係る半導体メモリの構成説明図、第４図
ｂはチツプイネーブル信号から第４図ａのパルス
φ１〜φ３を作るブロツク回路図、第５図Ａ〜Ｅ
は第４図ａ，ｂの回路を説明するための動作タイ
ムチヤート、第６図は第４図ａのコンパレータ３
０Ａの詳細な回路図、第７図及び第８図はコンパ
レータの出力から所定のデータＤ１，Ｄ２を取り
出すための論理回路の構成図、第９図ａはアドレ
スデータAi′からアドレスデータAi，iを作り出
す回路の構成図、第９図ｂは第２図あるいは第４
図に示される行デコーダの詳細な回路図、第１０
図はデータAi，iからパルスBi，iを作り出す回
路の構成図、第１１図はパルスBi，iからパルス
φ１を作り出す回路の構成図、第１２図はパルス
φ１からパルスφ２，φ３を作り出す回路の構成
図、第１３図Ａ〜Ｍおよび第１４図Ａ〜Ｍはそれ
ぞれ第９図ａ〜第１２図に示された回路の動作を
説明するためのタイムチヤート、第１５図は本発
明のさらに他の実施例の要部を示す構成説明図で
ある。 ８…メモリマトリクス、１０…メモリセル、１
６，１３０…データ線（列線）、１２…語線（行
線）、３０，３０Ａ，４０，４０Ａ，５０，５０
Ａ…コンパレータ、６０，６０Ａ，６０Ｂ，…選
択論理回路、７０…バツフア、８０…センスアン
プ、２６，１３４…充電用トランジスタ、２４，
１２６…放電用トランジスタ、VS…検出電位、
Ｖ１，Ｖ２，Ｖ３，VC１，VC２，VC３…比較
電位、φ１〜φ３…パルス、Ｄ１，Ｄ２…出力デ
ータ、ａ０〜ai，０〜，Ａ０〜Ai，０〜
Ai，Ai′，Ｂ０〜Bi，０〜…アドレスデー
タ、CE…チツプイネーブル信号。
モリのメモリセルトランジスタのチヤネル形状の
一例を示す図、第２図は本発明に係る半導体メモ
リの基本的構成を示す原理図、第３図は第２図の
データ線についての検出電位VSと時間との関係
の一例を示す図、第４図ａは第２図を詳細化した
実施例に係る半導体メモリの構成説明図、第４図
ｂはチツプイネーブル信号から第４図ａのパルス
φ１〜φ３を作るブロツク回路図、第５図Ａ〜Ｅ
は第４図ａ，ｂの回路を説明するための動作タイ
ムチヤート、第６図は第４図ａのコンパレータ３
０Ａの詳細な回路図、第７図及び第８図はコンパ
レータの出力から所定のデータＤ１，Ｄ２を取り
出すための論理回路の構成図、第９図ａはアドレ
スデータAi′からアドレスデータAi，iを作り出
す回路の構成図、第９図ｂは第２図あるいは第４
図に示される行デコーダの詳細な回路図、第１０
図はデータAi，iからパルスBi，iを作り出す回
路の構成図、第１１図はパルスBi，iからパルス
φ１を作り出す回路の構成図、第１２図はパルス
φ１からパルスφ２，φ３を作り出す回路の構成
図、第１３図Ａ〜Ｍおよび第１４図Ａ〜Ｍはそれ
ぞれ第９図ａ〜第１２図に示された回路の動作を
説明するためのタイムチヤート、第１５図は本発
明のさらに他の実施例の要部を示す構成説明図で
ある。 ８…メモリマトリクス、１０…メモリセル、１
６，１３０…データ線（列線）、１２…語線（行
線）、３０，３０Ａ，４０，４０Ａ，５０，５０
Ａ…コンパレータ、６０，６０Ａ，６０Ｂ，…選
択論理回路、７０…バツフア、８０…センスアン
プ、２６，１３４…充電用トランジスタ、２４，
１２６…放電用トランジスタ、VS…検出電位、
Ｖ１，Ｖ２，Ｖ３，VC１，VC２，VC３…比較
電位、φ１〜φ３…パルス、Ｄ１，Ｄ２…出力デ
ータ、ａ０〜ai，０〜，Ａ０〜Ai，０〜
Ai，Ai′，Ｂ０〜Bi，０〜…アドレスデー
タ、CE…チツプイネーブル信号。
Claims (1)
- 【特許請求の範囲】 １ 行線と、この行線により選択的に駆動される
メモリセルと、このメモリセルからデータを受け
る列線と、この列線に接続される第１の負荷回路
と、前記メモリセルに隣接して設けられ前記行線
により選択的に駆動されるダミーメモリセルと、
このダミーメモリセルからデータを受けるダミー
列線と、このダミー列線に接続される第２の負荷
回路と、前記列線の電位をダミー列線の電位との
変化速度の違いを検出して列線電位を検出する複
数のセンスアンプとを具備し、前記メモリセル
は、複数ビツトのデータを記憶しており、前記メ
モリセルの記憶データに応じた電位に前記列線の
電位を設定し、前記設定された各列線電位の隣接
電位間の電圧に前記ダミー列線の電位を設定する
ために、前記ダミー列線を複数本設け、これら
各々のダミー列線が前記隣接電位間の電位を各々
出力するように前記各々のダミー列線に接続され
るダミーセルを異ならせるようにして、前記メモ
リセルに記憶された複数ビツトのデータを検出す
ることを特徴とする半導体メモリ。 ２ アドレスデータの変化あるいはチツプ動作信
号に同期したパルス信号によつて前記負荷回路及
びセンスアンプを制御する手段をさらに具備する
ことを特徴とする特許請求の範囲第１項記載の半
導体メモリ。 ３ 前記メモリセルは１個のMOSトランジスタ
よりなり、そのチヤネル長を４種に変えることに
より２ビツト分の情報を記憶するようにしてなる
ことを特徴とする特許請求の範囲第１項記載の半
導体メモリ。 ４ 前記２ビツト分の情報は２つのアドレスのデ
ータであることを特徴とする特許請求の範囲第３
項に記載の半導体メモリ。 ５ 前記２ビツト分の情報は出力先が異なる同じ
アドレスのデータであることを特徴とする特許請
求の範囲第３項記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57017302A JPS58137181A (ja) | 1982-02-05 | 1982-02-05 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57017302A JPS58137181A (ja) | 1982-02-05 | 1982-02-05 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58137181A JPS58137181A (ja) | 1983-08-15 |
| JPH0318275B2 true JPH0318275B2 (ja) | 1991-03-12 |
Family
ID=11940204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57017302A Granted JPS58137181A (ja) | 1982-02-05 | 1982-02-05 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58137181A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10199950B1 (en) | 2013-07-02 | 2019-02-05 | Vlt, Inc. | Power distribution architecture with series-connected bus converter |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136088A (ja) * | 1983-12-23 | 1985-07-19 | Hitachi Ltd | 半導体多値記憶装置 |
| JPS61117796A (ja) * | 1984-11-13 | 1986-06-05 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置 |
| FR2630573B1 (fr) * | 1988-04-26 | 1990-07-13 | Sgs Thomson Microelectronics | Memoire programmable electriquement avec plusieurs bits d'information par cellule |
| JP2002260391A (ja) * | 2001-03-02 | 2002-09-13 | Hitachi Ltd | 半導体記憶装置及びその読み出し方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846798B2 (ja) * | 1976-12-27 | 1983-10-18 | 富士通株式会社 | 半導体記憶装置 |
| US4202044A (en) * | 1978-06-13 | 1980-05-06 | International Business Machines Corporation | Quaternary FET read only memory |
| JPS5580888A (en) * | 1978-12-12 | 1980-06-18 | Nippon Telegr & Teleph Corp <Ntt> | Read only memory circuit |
-
1982
- 1982-02-05 JP JP57017302A patent/JPS58137181A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10199950B1 (en) | 2013-07-02 | 2019-02-05 | Vlt, Inc. | Power distribution architecture with series-connected bus converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58137181A (ja) | 1983-08-15 |
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