JPH02159065A - コンタクト電極の形成方法 - Google Patents
コンタクト電極の形成方法Info
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- JPH02159065A JPH02159065A JP63314029A JP31402988A JPH02159065A JP H02159065 A JPH02159065 A JP H02159065A JP 63314029 A JP63314029 A JP 63314029A JP 31402988 A JP31402988 A JP 31402988A JP H02159065 A JPH02159065 A JP H02159065A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、Ｓｉ半導体製造分野の半導体素子と金属配線
とのコンタクトの形成方法に関するものである。
とのコンタクトの形成方法に関するものである。
従来の技術
従来の半導体素子と金属配線との接合の一例を、第４図
に示す。１は、半導体素子を形成する為のＳｉ基板であ
る。２は、拡散層である。３は、半導体素子と、金属配
線の間をコンタクト領域以外で絶縁する為の眉間絶縁膜
である。４は、金属配線として用いられているＳｉを含
んだＡｌ膜であり、例としてＡｌ−８ｉあるいはＡｌ−
８ｉ −Ｃｕなとである。
に示す。１は、半導体素子を形成する為のＳｉ基板であ
る。２は、拡散層である。３は、半導体素子と、金属配
線の間をコンタクト領域以外で絶縁する為の眉間絶縁膜
である。４は、金属配線として用いられているＳｉを含
んだＡｌ膜であり、例としてＡｌ−８ｉあるいはＡｌ−
８ｉ −Ｃｕなとである。
以上のように構成された従来のコンタクト電極において
は、Ｓｉを含んだＡｌ膜として、Ａｌ中に通常０．５〜
２％程度のＳｉを添加しである。
は、Ｓｉを含んだＡｌ膜として、Ａｌ中に通常０．５〜
２％程度のＳｉを添加しである。
このＳｉ添加によりＡｌ膜堆積後の熱処理（シンター）
によるＡＩスパイクを押えている。すなわちＡＩスパイ
クによる拡散層の接合破壊をおこさないように配慮しで
ある。
によるＡＩスパイクを押えている。すなわちＡＩスパイ
クによる拡散層の接合破壊をおこさないように配慮しで
ある。
発明が解決しようとする課題
しかしながら上記のような構成では、第５図に示す様に
Ａ１膜中に溶解度以上のＳｉを添加してある為、Ｓｉを
含んだＡＩ膜堆積後の熱処理によりコンタクトホール内
にＳｉが析出する。コンタクトホールの径が１．０μｍ
以下と小さ（なるに従い、析出Ｓｉがコンタクトホール
を埋めつ（してしまう為、コンタクト抵抗が太き（なっ
てしまうという問題点を有していた。特に、ｎ＋拡散層
上では、析出Ｓｉ中にＡＩを含み、析出Ｓｉがｐ型にな
る為、コンタクト抵抗が非常に太き（なるという問題点
を有していた。
Ａ１膜中に溶解度以上のＳｉを添加してある為、Ｓｉを
含んだＡＩ膜堆積後の熱処理によりコンタクトホール内
にＳｉが析出する。コンタクトホールの径が１．０μｍ
以下と小さ（なるに従い、析出Ｓｉがコンタクトホール
を埋めつ（してしまう為、コンタクト抵抗が太き（なっ
てしまうという問題点を有していた。特に、ｎ＋拡散層
上では、析出Ｓｉ中にＡＩを含み、析出Ｓｉがｐ型にな
る為、コンタクト抵抗が非常に太き（なるという問題点
を有していた。
本発明は、かかる点に鑑み、コンタクトホール中に析出
するＳｉの量を極力おさえる為のコンタクト電極の形成
方法を提供することを目的とする。
するＳｉの量を極力おさえる為のコンタクト電極の形成
方法を提供することを目的とする。
課題を解決するための手段
本発明は、コンタクトホールのコンタクト部に、Ｓｉを
含むＡＩ膜とＳｉを含まないＡ１膜との組み合わせで、
２層以上堆積した、コンタクト電極の形成方法である。
含むＡＩ膜とＳｉを含まないＡ１膜との組み合わせで、
２層以上堆積した、コンタクト電極の形成方法である。
作 用
本発明は、前記した構成により、コンタクト形成後の熱
処理（シンター）を行い、Ｓｉを含むＡＩ模膜中過剰Ｓ
ｉをＳｌを含まないＡＩ膜に拡散させることによって、
コンタクトホール内のＳｉの析出を押さえる。又、拡散
層へのＡ１スパイクの発生も押さえられる。
処理（シンター）を行い、Ｓｉを含むＡＩ模膜中過剰Ｓ
ｉをＳｌを含まないＡＩ膜に拡散させることによって、
コンタクトホール内のＳｉの析出を押さえる。又、拡散
層へのＡ１スパイクの発生も押さえられる。
実施例
第１図は、本発明の第１の実施例における、オーミック
コンタクトの製造方法を示す断面図である。第２図は、
完成後の断面図である。第１図において、■は、半導体
素子を形成する為のＳｉ基板（例えばｐ基板）である。
コンタクトの製造方法を示す断面図である。第２図は、
完成後の断面図である。第１図において、■は、半導体
素子を形成する為のＳｉ基板（例えばｐ基板）である。
２は、拡散層（例えばｎ＋拡散層）である。３は、半導
体素子と、金属配線の間をコンタクト領域以外で絶縁す
る為の層間絶縁膜である。４は、拡散層中にＡ１スパイ
クを押える為のＳｉを含んだＡ１膜である。又６は、Ｓ
ｉ析出を押える為のＳｉを含まないＡＩ膜である。コン
タクトの製造方法としては、第１図（ａ）に示す様に、
１に示すＳｉ基基土上３の層間絶縁膜を形成する。次に
（ｂ）に示す様に、フォトリソ工程を行った後、眉間絶
縁膜をエツチングし、コンタクトホールを開孔する。そ
の後、金属配線堆積前の洗浄を行った後、（３）に示す
様に、ＡｌＳｉ合金膜を堆積する。最後に（４）に示す
様に純ＡＩＩＪＩを堆積し、配線をパターニングする。
体素子と、金属配線の間をコンタクト領域以外で絶縁す
る為の層間絶縁膜である。４は、拡散層中にＡ１スパイ
クを押える為のＳｉを含んだＡ１膜である。又６は、Ｓ
ｉ析出を押える為のＳｉを含まないＡＩ膜である。コン
タクトの製造方法としては、第１図（ａ）に示す様に、
１に示すＳｉ基基土上３の層間絶縁膜を形成する。次に
（ｂ）に示す様に、フォトリソ工程を行った後、眉間絶
縁膜をエツチングし、コンタクトホールを開孔する。そ
の後、金属配線堆積前の洗浄を行った後、（３）に示す
様に、ＡｌＳｉ合金膜を堆積する。最後に（４）に示す
様に純ＡＩＩＪＩを堆積し、配線をパターニングする。
その後、熱処理〈シンター）を行いコンタクトを形成す
る。第２図は形成後の断面図である。
る。第２図は形成後の断面図である。
以上のように構成された本実施例の、コンタクトの製造
方法について、以下その有効性を説明する。
方法について、以下その有効性を説明する。
第２図に示す様に、コンタクトホールのコンタクト部に
Ａｌ−Ｓｉ合金膜を薄く堆積し、その上部に純Ａｔ膜を
堆積した２層構造を有することにより、熱処理（シンタ
ー）中にＳｉ析出として問題となる過剰Ｓｉが、純Ａｔ
膜へ拡散する。この過剰Ｓｔの純Ａ１膜への拡散の為、
従来例の様に、コンタクトホールを覆う様な、大きなＳ
ｉ析出を防ぐことができる。
Ａｌ−Ｓｉ合金膜を薄く堆積し、その上部に純Ａｔ膜を
堆積した２層構造を有することにより、熱処理（シンタ
ー）中にＳｉ析出として問題となる過剰Ｓｉが、純Ａｔ
膜へ拡散する。この過剰Ｓｔの純Ａ１膜への拡散の為、
従来例の様に、コンタクトホールを覆う様な、大きなＳ
ｉ析出を防ぐことができる。
以上のように、本実施例によれば、コンタクト部にＡｌ
−Ｓｉ合金膜を薄（堆積し、その上部に純Ａｔ膜を堆積
した２層構造を有することにより、Ｓｉ析出によるコン
タクト抵抗の増大を防ぐことが可能となる。
−Ｓｉ合金膜を薄（堆積し、その上部に純Ａｔ膜を堆積
した２層構造を有することにより、Ｓｉ析出によるコン
タクト抵抗の増大を防ぐことが可能となる。
第３図は、本発明の第２の実施例を示すコンタクトの断
面図であ・る。同図において１はＳｉ基板、２は拡散層
、３は層間絶縁膜で、以上は第２図の構成と同様なもの
である。第２図の構成と異なるのは、４のＡｌ−Ｓｉ合
金膜と６の純Ａｔ膜とを入れかえた点である。
面図であ・る。同図において１はＳｉ基板、２は拡散層
、３は層間絶縁膜で、以上は第２図の構成と同様なもの
である。第２図の構成と異なるのは、４のＡｌ−Ｓｉ合
金膜と６の純Ａｔ膜とを入れかえた点である。
前記のように構成された第２の実施例のコンタクトにつ
いて以下その有効性について説明する。
いて以下その有効性について説明する。
第３図に示す様に、コンタクト部に純Ａｔ膜を堆積し、
その上部にＡｌ−Ｓｉ合金膜を堆積し、２層構造とする
ことにより、熱処理（シンター）を行うと、純Ａｌ中に
上層のＡｌ−Ｓｉ合金膜からの過剰Ｓｉが拡散し、ｎ＋
拡散層からのＳｉの拡散が押えられる。すなわちＡｔス
パイクが押えられる。又、Ａｌ−３ｔ層内の過剰Ｓｔが
純Ａ１膜へ拡散する為、Ａｌ−８ｔ合金膜のＳｉ濃度が
減少しＳｉ析出量を小さくできる。
その上部にＡｌ−Ｓｉ合金膜を堆積し、２層構造とする
ことにより、熱処理（シンター）を行うと、純Ａｌ中に
上層のＡｌ−Ｓｉ合金膜からの過剰Ｓｉが拡散し、ｎ＋
拡散層からのＳｉの拡散が押えられる。すなわちＡｔス
パイクが押えられる。又、Ａｌ−３ｔ層内の過剰Ｓｔが
純Ａ１膜へ拡散する為、Ａｌ−８ｔ合金膜のＳｉ濃度が
減少しＳｉ析出量を小さくできる。
以上のように本実施例によれば、コンタクト部に純Ａｔ
膜を堆積し、その上部にＡｌ−Ｓｉ合金膜を堆積した２
層構造を有することにより、Ｓｉ析出によるコンタクト
抵抗の増大を防ぐことが可能となる。又、Ａｔスパイク
による接合破壊もおこさない。
膜を堆積し、その上部にＡｌ−Ｓｉ合金膜を堆積した２
層構造を有することにより、Ｓｉ析出によるコンタクト
抵抗の増大を防ぐことが可能となる。又、Ａｔスパイク
による接合破壊もおこさない。
なお、第１の実施例、第２の実施例、において、４はＡ
ｌ−Ｓｉ合金膜、６は純Ａｔ膜としたが、それぞれ鋼を
含むＡｌ−８ｉ−Ｃｕ合金膜、Ａｌ−Ｃｕ合金膜として
もよい。
ｌ−Ｓｉ合金膜、６は純Ａｔ膜としたが、それぞれ鋼を
含むＡｌ−８ｉ−Ｃｕ合金膜、Ａｌ−Ｃｕ合金膜として
もよい。
発明の詳細
な説明したように、本発明によれば、コンタクトホール
内のＳｉ析出を極力押えることができ、又、拡散層への
Ａｔスパイクの発生も少な（、その実用的効果は大きい
。
内のＳｉ析出を極力押えることができ、又、拡散層への
Ａｔスパイクの発生も少な（、その実用的効果は大きい
。
第１図は、本発明における一実施例のコンタクトの製造
方法を示す工程断面図、第２図は、完成後の断面図、第
３図は、本発明の他の実施例のコンタクトの断面図、第
４図、第５図は、各々従来のコンタクトの断面図である
。 １・・・・・・Ｓｉ基板、２・・・・・・拡散層、３・
・・・・・層間絶縁膜、４・・・・・・Ａｌ−Ｓｉ合金
膜、５・・・・・・析出Ｓｉ、６・・・・・・純Ａｔ膜
。 代理人の氏名 弁理士 粟野重孝 ほか１名ｒ−ｓ：
暮 糎 ２−ｍ−弘 散 層 ３− 層Ａ１１ｌ絶ル護 箔 図 Ｓｉ Ｋ 伝 ｔ 敢 １ 層間絶Ｎ膚 １−５ｉ含主須 純ＡＩ頑 第 図 １□
方法を示す工程断面図、第２図は、完成後の断面図、第
３図は、本発明の他の実施例のコンタクトの断面図、第
４図、第５図は、各々従来のコンタクトの断面図である
。 １・・・・・・Ｓｉ基板、２・・・・・・拡散層、３・
・・・・・層間絶縁膜、４・・・・・・Ａｌ−Ｓｉ合金
膜、５・・・・・・析出Ｓｉ、６・・・・・・純Ａｔ膜
。 代理人の氏名 弁理士 粟野重孝 ほか１名ｒ−ｓ：
暮 糎 ２−ｍ−弘 散 層 ３− 層Ａ１１ｌ絶ル護 箔 図 Ｓｉ Ｋ 伝 ｔ 敢 １ 層間絶Ｎ膚 １−５ｉ含主須 純ＡＩ頑 第 図 １□
Claims (3)
- （１）コンタクトホールのコンタクト部に、Ｓｉを含む
Ａｌ膜とＳｉを含まないＡｌ膜との組み合わせで、２層
以上堆積したことを特徴とするコンタクト電極の形成方
法。 - （２）コンタクトホールのコンタクト部にＳｉを含むＡ
ｌ膜を堆積し、その上部にＳｉを含まないＡｌ膜を堆積
した２層構造を有するコンタクト電極の形成方法。 - （３）コンタクトホールのコンタクト部にＳｉを含まな
いＡｌ膜を堆積し、その上部にＳｉを含むＡｌ膜を堆積
した２層構造を有するコンタクト電極の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63314029A JPH02159065A (ja) | 1988-12-13 | 1988-12-13 | コンタクト電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63314029A JPH02159065A (ja) | 1988-12-13 | 1988-12-13 | コンタクト電極の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02159065A true JPH02159065A (ja) | 1990-06-19 |
Family
ID=18048357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63314029A Pending JPH02159065A (ja) | 1988-12-13 | 1988-12-13 | コンタクト電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02159065A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0476429A (ja) * | 1990-07-18 | 1992-03-11 | Mitsubishi Electric Corp | 半導体圧力センサ |
| US5266521A (en) * | 1991-03-20 | 1993-11-30 | Samsung Electronics Co., Ltd. | Method for forming a planarized composite metal layer in a semiconductor device |
| US5569961A (en) * | 1992-12-30 | 1996-10-29 | Samsung Electronics Co., Ltd. | Semiconductor device having a multi-layer metallization structure |
| US5843842A (en) * | 1991-07-08 | 1998-12-01 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor device having a wiring layer without producing silicon precipitates |
| DE4342047B4 (de) * | 1992-12-10 | 2004-12-09 | Samsung Electronics Co., Ltd., Suwon | Halbleiterbauelement mit einer Diffusionsbarrierenschichtanordnung und Verfahren zu seiner Herstellung |
-
1988
- 1988-12-13 JP JP63314029A patent/JPH02159065A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0476429A (ja) * | 1990-07-18 | 1992-03-11 | Mitsubishi Electric Corp | 半導体圧力センサ |
| US5266521A (en) * | 1991-03-20 | 1993-11-30 | Samsung Electronics Co., Ltd. | Method for forming a planarized composite metal layer in a semiconductor device |
| US5843842A (en) * | 1991-07-08 | 1998-12-01 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor device having a wiring layer without producing silicon precipitates |
| DE4222142B4 (de) * | 1991-07-08 | 2006-08-03 | Samsung Electronics Co., Ltd., Suwon | Halbleiterbauelement mit einer Verdrahtungsschicht und Verfahren zu dessen Herstellung |
| DE4342047B4 (de) * | 1992-12-10 | 2004-12-09 | Samsung Electronics Co., Ltd., Suwon | Halbleiterbauelement mit einer Diffusionsbarrierenschichtanordnung und Verfahren zu seiner Herstellung |
| US5569961A (en) * | 1992-12-30 | 1996-10-29 | Samsung Electronics Co., Ltd. | Semiconductor device having a multi-layer metallization structure |
| US5851917A (en) * | 1992-12-30 | 1998-12-22 | Samsung Electronics Co., Ltd. | Method for manufacturing a multi-layer wiring structure of a semiconductor device |
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