JPH02159586A - テストモード指定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、特にＬＳ　ｒ（Ｌａｒｇｅ　５ｃａｌｅ　Ｉ
ｎｔｅｇｒａｔｉｏｎ＞のテスト端子を有効に用いるテ
ストモード指定回路に関するものである。

従来の技術 近年、ＬＳＩのテストには膨大なテスト時間が必要とな
りつつある。そこで従来は、テスト時間を短縮する目的
で、複数のモード設定端子とデコーダ回路で構成するテ
ストモード指定回路を準偏し、複数のモード設定端子へ
のハイレベル信号（以下Ｈと記す）とローレベル信号（
以下りと記す）の組み合わせにより通常動作モードかテ
ストモードかを判別する構成が用いられてきた。

以下に従来のテストモード指定回路について説明する。

第３図は従来のテストモード指定回路の構成を示すブロ
ック図である。モード設定端子６と７はデコーダ４３の
入力端子に接続される。そして、デコーダ４３はモード
設定端子６と７に入力される入力信号の組み合わせに応
じて、複数のテストモードのうち１つを選択する信号（
以下テストモード指定信号と記す）を出力して機能ブロ
ック８をその信号に対応してテストする。

発明が解決しようとする課題 しかしながら上記従来のテストモード指定回路において
は、限られたＬＳＩの端子のうち複数の端子をテストモ
ード設定端子として専用に割りつける必要があり、ＬＳ
Ｉの端子を有効に利用することができなかった。

本発明は上記従来の問題点を解決するもので、テストモ
ード設定に用いる端子をテストモードではないときには
ＬＳＩ機能ブロックの通常の端子として用いるようにし
たテストモード指定回路を提供することを目的とするも
のである。

課題を解決するための手段 本発明のテストモード指定回路は、１個のテスト専用端
子からのテスト信号を検出する検出回路と、複数のモー
ド設定端子に入力する信号の組み合わせ情報を前記検出
回路からの検出信号の発生に伴ってラッチするモード用
ラッチ回路および同モードラッチ回路の出力信号の組み
合わせからテストモードもしくは通常動作モードを指定
する信号を出力するデコーダを備えるとともに、前記複
数のモード設定端子がＬＳＩの機能ブロックに接続され
ているものである。

作用 本発明のテストモード指定回路によれば、複数のモード
設定端子から入力する信号の組み合わせ情報を、１個の
テスト専用端子の入力信号で制御することができる。す
なわち、テスト専用端子の入力信号がテスト信号の場合
は、モード設定端子の入力信号に従ってテストモードを
切り換え、テスト信号以外の場合はモード設定端子の入
力信号とは無関係に通常動作モードとすることができる
。このためモード設定端子は、テストモード設定時以外
はモード設定に全（関係ない端子としてＬＳＩ機能に用
いる端子として使用できる。

実施例 本発明のテストモード指定回路の一実施例を第１図に示
した回路図を参照して説明する。第１図において、１は
テスト専用端子、２はクロック信号入力端子である。検
出回路３は、テスト専用端子１をＳ入力端子に接続した
初段Ｄラッチ３１と初段Ｄラッチ３１のＱ出力端子をＳ
入力端子に接続した次段Ｄラッチ３２および初段Ｄラッ
チ３１のＮＱ出力端子と次段Ｄラッチ３２のＱ出力端子
を入力端子に接続したＮＯＲゲート３３とから構成され
ている。モード用選択回路４は、モード用ラッチ回路４
１と４２およびデコーダ４３とから構成されている。ま
た、モード用ラッチ回路４１は、セレクタ４１１とＡＮ
Ｄゲート４１２およびＤラッチ４１３とから構成され、
モード用ラッチ回路４２は、セレクタ４２１とＡＮＤゲ
ート４２２およびＤラッチ４２３とから構成されている
。そして、セレクタ４１１のＳ入力端子はモード設定端
子６に、セレクタ４１１のＳ入力端子は検出回路３の出
力端子にそれぞれ接続されている。リセット端子５とセ
レクタ４１１のＹ出力端子はＡＮＤゲート４１２の入力
端子にそれぞれ接続されている。ＡＮＤゲート４１２の
出力端子は、Ｄラッチ４１３のＳ入力端子へ、Ｄラッチ
４１３のＱ出力端子は、セレクタ４１１のＡ入力端子お
よびデコーダ４３の入力端子にそれぞれ接続されている
。セレクタ４２１のＳ入力端子はモード設定端子７に、
セレクタ４２１のＳ入力端子は検出回路３の出力端子に
それぞれ接続されている。リセット端子５とセレクタ４
２１のＹ出力端子は、ＡＮＤゲート４２２の入力端子に
それぞれ接続されている。ＡＮＤゲート４２２の出力端
子はＤラッチ４２３のＳ入力端子にＤラッチ４２３のＱ
出力端子はセレクタ４２１のへ入力端子およびデコーダ
４３の入力端子にそれぞれ接続されている。デコーダ４
３の出力端子は、機能ブロック８に接続されている。全
Ｄラッチ３１，３２，４１３および４２３のクロック入
力端子はクロック信号入力端子２に接続されている。そ
して、モード設定端子６と７は機能ブロック８に接続さ
れている。ここで、セレクタ４１１と４２１は、Ｓ入力
端子へ入力される信号がＬの場合には、へ入力端子に入
力された信号を、Ｈの場合にはＳ入力端子に入力された
信号を出力とする回路である。

以上のように構成された本実施例の動作をクロック信号
入力端子２に常時クロック信号ａが入力されているとし
て説明する。検出回路３は、テスト専用端子１への入力
信号が立ち上がり変化を示した場合に限って、最初のク
ロック信号ａの立ち上がりで初段のＤラッチ３１のＱ出
力がＨに、次のクロック信号ａの立ち上がりで次段のＤ
ラッチ３２のＱ出力がＨを出力するため、ＮＯＲゲート
３３は、クロック信号の一周期幅のハイアクティブパル
ス（以下検出パルスと記す）を出力する。Ｄラッチ４１
３とＤラッチ４２３がラッチする信号は、リセット端子
５へのリセット信号すがＬならば共にしてある。この場
合は通常動作モードである。しかし、リセット端子５へ
のリセット信号すがＨならば検出回路３の出力信号に依
存する。すなわち、リセット信号すがＨかつ検出パルス
が出力されていない場合には、Ｄラッチ４１３と４２３
はラッチデータを保持し、リセット信号すがＨかつ検出
パルスが出力されている場合にはＤラッチ４１３と４２
３はモード設定端子６と７の入力信号をラッチする。こ
のときデコーダ４３はＤラッチ４１３と４２３の出力信
号の組み合わせからテストモードを決定し、テストモー
ド指定信号を機能ブロック８に出力する。

第２図に以上説明した実施例のタイミングチャートを示
す。第２図の（Ａ）はリセット信号すの波形図、（Ｂ）
はモード設定端子６に入力される信号の波形図、（Ｃ）
はモード設定端子７に入力される信号の波形図、（Ｄ）
はクロック信号入力端子に入力されるクロック信号波形
図、（Ｅ）はテスト専用端子１に入力される信号の波形
図、（Ｆ）はＮＯＲゲート３３の出力波形図、（Ｇ）は
Ｄラッチ４１３の出力波形図、（Ｈ）はＤラッチ４２３
の出力波形図である。

まず、Ｄラッチ４１３と４２３のラッチデータ（出力）
について説明する。リセット信号すがＬの場合は、クロ
ック信号ａに同期して、共にＬをラッチする。次に、リ
セット信号すがＨかっテスト専用端子１にテスト信号が
入力されていない場合、Ｄラッチ４１３と４２３のラッ
チデータを保持する。次に、リセット信号すがＨかつテ
スト専用端子１にテスト信号である立ち上がり波形を入
力した場合、第２図の（Ｆ）に示すようにＮＯＲゲト３
３より検出パルス９が出力されモード設定足端子６と７
の信号をＤラッチ４１３と４２３でそれぞれラッチする
。このようにして決まるＤラッチ４１３と４２３の出力
信号から、デコード４３は機能ブロック８の動作モード
を決定し、リセット信号すがＨでテスト専用端子１に立
ち上がり信号を入力したとき、テストモード指定信号を
出力する。また、検出パルス９の発生によりＤラッチ４
１３と４２３がモード設定端子６と７の信号をラッチす
る前までの通常動作モードのときは、モード設定端子６
と７は機能ブロック８に接続された通常の端子として使
用できる。

以上のように本実施例によれば、テスト専用端子１に入
力されるテスト信号に立ち上がり信号を選んだため、検
出回路が極めて簡単な回路になる。また、Ｄラッチ４１
３と４２３が共にＬをラッチした状態を通常動作モード
に決めた場合、通常使用時に電源リセットで容易かつ確
実に通常動作モードを設定することが可能となる。

なお、実施例において検出すべきテスト信号を立ち上が
り信号としたが、ノイズによる誤動作防止等を目的とし
て、クロック信号に同期したシリ。

アルデータをテスト信号としてもよい。

また、実施例ではモード設定端子を２個設けたが、２個
に限られたことではなく何個設けてもよい。この場合モ
ード設定端子の数に対応してモード用ラッチ回路も同じ
だけ設ければよい。

発明の効果 本発明のテストモード指定回路によれば、テストモード
の設定専用に用いる端子を１個設けることにより、複数
のモード設定端子から入力する信号の組み合わせ情報を
制御し、通常動作モードとテストモードとに切り換える
ことができ、モード設定端子をテストモード以外のとき
はモード設定に全く関係ない端子としてＬＳＩの機能動
作の端子として用いることができる。このためＬＳＩの
限られた端子を有効に利用することができる。

【図面の簡単な説明】

第１図は本発明のテストモード指定回路の一実施例を示
すブロック図、第２図は第１図のブロック図に示した端
子でのタイミングチャート、第３図は従来のテストモー
ド指定回路を示すブロック図である。 １・・・・・・テスト専用端子、２・・・・・・クロッ
ク信号入力端子、３・・・・・・検出回路、３１・・・
・・・初段Ｄラッチ、３２・・・・ｋ次段Ｄラッチ、３
３・・・・・・ＮＯＲゲート、４・・・・・・モード用
選択回路、４１．４２・・・・・・モード用ラッチ回路
、４１１，４２１・・・・・・セレクタ、４１２．４２
２・・・・・・ＡＮＤゲート、４１３゜４２３・・・・
・・Ｄラッチ、４３・・・・・・デコーダ、５・・・・
・・リセット端子、６，７・・・・・・モード設定端子
、８・・・・・・機能ブロック、９・・・・・・検出パ
ルス。 代理人の氏名　弁理士　粟野重孝　ほか１名９−・ 凌出

Claims (1)

【特許請求の範囲】
1. １個のテスト専用端子からのテスト信号を検出する検出
   回路と、複数のモード設定端子に入力する信号の組み合
   わせ情報を前記検出回路からの検出信号の発生に伴って
   ラッチするモード用ラッチ回路および同モードラッチ回
   路の出力信号の組み合わせから、テストモードもしくは
   通常動作モードを指定する信号を出力するデコーダを備
   えるとともに、前記複数のモード設定端子がＬＳＩの機
   能ブロックに接続されていることを特徴とするテストモ
   ード指定回路。