JPS61124875A - テストモ−ド発生回路 - Google Patents
テストモ−ド発生回路Info
- Publication number
- JPS61124875A JPS61124875A JP59246625A JP24662584A JPS61124875A JP S61124875 A JPS61124875 A JP S61124875A JP 59246625 A JP59246625 A JP 59246625A JP 24662584 A JP24662584 A JP 24662584A JP S61124875 A JPS61124875 A JP S61124875A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- test mode
- pulse width
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はテストモード発生回路に関する。
（従来の技術）
近年、半導体集積回路の高集積化が進むにつれて、テス
ト項目やテストパターン数が増加し、テスト時間が長く
なる傾向にある。これらの解決策としてテストモード発
生回路が考えられ、その慮要注も増えてきている。従来
、テストモード発生回路方式には、（１）第１にテスト
端子を専用に設ける方式と、（２）第２に入力端子を利
用してそこで使用される入力電圧より低い入力電圧ＶＩ
ＮＩを使用することによって、テストモードを発生させ
る方式の二つがあった。
ト項目やテストパターン数が増加し、テスト時間が長く
なる傾向にある。これらの解決策としてテストモード発
生回路が考えられ、その慮要注も増えてきている。従来
、テストモード発生回路方式には、（１）第１にテスト
端子を専用に設ける方式と、（２）第２に入力端子を利
用してそこで使用される入力電圧より低い入力電圧ＶＩ
ＮＩを使用することによって、テストモードを発生させ
る方式の二つがあった。
（発明が解決しようとする問題点）
上記二つの方式において、第１の方式の場合、通常使用
しない端子を設けることになり、無駄が増えるという欠
点がある。３＄２の方式の場合、第５図に示すようにＭ
０８ＦＥｉＴ１３のゲート絶縁膜を厚くしたり、イオン
打込み技＃等でＭＯ８ＦＥＴの閾値電圧を電源電圧＋Ｖ
ＣＣよりは絶対値で必ず大きくなるように製造プロセス
上で設定し、ＶＩＮｍを使用することによりテストモー
ドにさせる方法なので、使用する製造プロセスにより条
件を決める必要があり、また、入力電圧ＶＩＨｚが製造
環境ｉばらついてしまう欠点もある。つまり、正確な入
力電圧ＶＩＮｊＪの値がはっきり決まらないという欠点
がある。
しない端子を設けることになり、無駄が増えるという欠
点がある。３＄２の方式の場合、第５図に示すようにＭ
０８ＦＥｉＴ１３のゲート絶縁膜を厚くしたり、イオン
打込み技＃等でＭＯ８ＦＥＴの閾値電圧を電源電圧＋Ｖ
ＣＣよりは絶対値で必ず大きくなるように製造プロセス
上で設定し、ＶＩＮｍを使用することによりテストモー
ドにさせる方法なので、使用する製造プロセスにより条
件を決める必要があり、また、入力電圧ＶＩＨｚが製造
環境ｉばらついてしまう欠点もある。つまり、正確な入
力電圧ＶＩＮｊＪの値がはっきり決まらないという欠点
がある。
本発明の目的は、上記欠点を除去し、端子数を増加させ
ず、製造プロセスでの特性ばらつきの影参を受けること
がなく、制御信号によって通常使用モードとテストモー
ドとを切換えることのできるテストモード発生回路を提
供することにある。
ず、製造プロセスでの特性ばらつきの影参を受けること
がなく、制御信号によって通常使用モードとテストモー
ドとを切換えることのできるテストモード発生回路を提
供することにある。
（問題点を解決するための手段）
本発明のテストモード発生回路は、制御信号を入力する
制御端子と、前記制御信号を入力し前記制御信号のパル
ス幅がある定められた値Ｘμｓ 以上のときにリセット
信号を出力するリセット回路と、前記制御信号を入力し
前記制御信号のパルス幅が前記Ｘμｓ 未満でかつコー
ド信号を含むときは内部回路をテストモードにする検出
信号を出力しパルス幅が前記Ｘμｓ 以上であるときは
検出信号を出力しないコード信号検出回路とを含んで構
成される。
制御端子と、前記制御信号を入力し前記制御信号のパル
ス幅がある定められた値Ｘμｓ 以上のときにリセット
信号を出力するリセット回路と、前記制御信号を入力し
前記制御信号のパルス幅が前記Ｘμｓ 未満でかつコー
ド信号を含むときは内部回路をテストモードにする検出
信号を出力しパルス幅が前記Ｘμｓ 以上であるときは
検出信号を出力しないコード信号検出回路とを含んで構
成される。
（実施例）
次に、本発明の実施例について図面を用いて説明する。
第１図は本発明の第１の実施例のブロック図である。
この実施例は、制御信号ｖｌＮを入力する制御端子Ｒと
、制御信号ＶＰＩＮを入力しこの制御信号ＶＩＮのパル
ス幅がある定められた値Ｘμｓ 以上のときにリセット
信号ＲＢ８ＥＴ を出力するリセット回路１と、制御信
号■■Ｎ を入力し制御信号のパルス幅がＸμｓ 未
満でかつコード信号を含むときは内゛部回路をテストモ
ードにする検出信号ＴＥＮＴを出力し、パルス幅がＸμ
ｓ以上であるときは検出信号ＴＥＮＴを出力しないコー
ド信号検出回路５とを含んで構成される。
、制御信号ＶＰＩＮを入力しこの制御信号ＶＩＮのパル
ス幅がある定められた値Ｘμｓ 以上のときにリセット
信号ＲＢ８ＥＴ を出力するリセット回路１と、制御信
号■■Ｎ を入力し制御信号のパルス幅がＸμｓ 未
満でかつコード信号を含むときは内゛部回路をテストモ
ードにする検出信号ＴＥＮＴを出力し、パルス幅がＸμ
ｓ以上であるときは検出信号ＴＥＮＴを出力しないコー
ド信号検出回路５とを含んで構成される。
第２図は第１ｆｆ！Ｊに示す遅延回路の詳細回路図であ
る。
る。
遅延回路４は、遅延素子６．ノア回路７．アンド回路８
とで構成され、入力信号をＸμｓ だけ遅延させる動作
をする。
とで構成され、入力信号をＸμｓ だけ遅延させる動作
をする。
第３図は第１図に示すリセット回路の入力及び出力信号
の波形図である。
の波形図である。
制御端子Ｒに入力信号ｖＩＮが入力されると、前述のよ
うに、遅延回路４によって時間Ｘμｓ だけ遅延して出
力信号であるリセット信号Ｒ）３ＳＢＴが出力される。
うに、遅延回路４によって時間Ｘμｓ だけ遅延して出
力信号であるリセット信号Ｒ）３ＳＢＴが出力される。
次に、第１図の実施例の動作について説明する。
制御端子Ｒに入力する入力信号ＶｔＸがパルス幅Ｘμｓ
以上であるとき、リセット回路１は動作してリセット
信号ＲＥ８ＦｉＴを出力し、Ｘμｓ 未満であるときは
リセット回路１は動作しない。一方、コード信号検出回
路５は制御信号ＹＥＮのパルス幅がＸ＃ｓ 未満でかつ
制御信号内にテストモード発生のコード信号を含んでい
れば、これを検出して検出信号ＴＥ８Ｔを出力して内部
回路をテストモードに切換える。パルス幅がＸμｓ 以
上のときコード信号検出回路５は動作せず、従って検出
信号を出力しない。コード信号は、Ｘμｓ の時間内で
、例えば′Ｏ１Ｏ” というように決める。”１０１”
と決めても良い。それらは任意である。
以上であるとき、リセット回路１は動作してリセット
信号ＲＥ８ＦｉＴを出力し、Ｘμｓ 未満であるときは
リセット回路１は動作しない。一方、コード信号検出回
路５は制御信号ＹＥＮのパルス幅がＸ＃ｓ 未満でかつ
制御信号内にテストモード発生のコード信号を含んでい
れば、これを検出して検出信号ＴＥ８Ｔを出力して内部
回路をテストモードに切換える。パルス幅がＸμｓ 以
上のときコード信号検出回路５は動作せず、従って検出
信号を出力しない。コード信号は、Ｘμｓ の時間内で
、例えば′Ｏ１Ｏ” というように決める。”１０１”
と決めても良い。それらは任意である。
第４図は本発明の第２の実施例のブロック図である。
第２の実施例は、制御端子Ｒの他の入出力端子Ｉ１０を
設け、制御信号ＶＩＮの入力と通常信号ＶＩＨｘ との
入力切換えをできるようにしたものであり、第１の実施
例の回路にパルス幅検出回路９゜インバータ１０．入力
回路１１を加えたものである。
設け、制御信号ＶＩＮの入力と通常信号ＶＩＨｘ との
入力切換えをできるようにしたものであり、第１の実施
例の回路にパルス幅検出回路９゜インバータ１０．入力
回路１１を加えたものである。
通常使用モードのときは、通常信号ＶＩＮＩは入力端子
Ｉ１０から入力され入出力回路１１を通って入出力信号
工、を入出力する。
Ｉ１０から入力され入出力回路１１を通って入出力信号
工、を入出力する。
制御端子Ｒにパルスｍｘμｓ以上の制御信号ＶＩＮが入
力されるとパルス幅検出回路は検出信号Ｔを出力する。
力されるとパルス幅検出回路は検出信号Ｔを出力する。
この検出信号Ｔはコード信号検出回路３の動作を停止せ
しめる。また検出信号Ｔはインバータ１０により反転さ
れて反転検出信号Ｔとなり、入出力回路１１の動作を停
止させる。リセット回路１はパルス幅がＸμｓ 以上で
あるから動作し、リセット信号ＲＥＳＥＴが出力される
。′制御端子ＲにパルスＸ−３未満の制御信号ＶＩＮが
入力されたとき、リセット回路１は動作しない。
しめる。また検出信号Ｔはインバータ１０により反転さ
れて反転検出信号Ｔとなり、入出力回路１１の動作を停
止させる。リセット回路１はパルス幅がＸμｓ 以上で
あるから動作し、リセット信号ＲＥＳＥＴが出力される
。′制御端子ＲにパルスＸ−３未満の制御信号ＶＩＮが
入力されたとき、リセット回路１は動作しない。
パルス幅検出回路９はパルス幅がＸμｓ 未満であるこ
とを示す検出茗号Ｔを出力する。検出信号Ｔの入力によ
りコード信号検出回路３は入力待ちの状態となる。また
、反転検出信号Ｔの入力により入出力回路１１は動作を
停止する。このとき、入出力端子Ｉ１０からコードＭ号
を入力してやるとコード信号検出回路３はこれを検出し
、検出信号Ｔｌ１ｉ８Ｔを出力してテストモードにする
。
とを示す検出茗号Ｔを出力する。検出信号Ｔの入力によ
りコード信号検出回路３は入力待ちの状態となる。また
、反転検出信号Ｔの入力により入出力回路１１は動作を
停止する。このとき、入出力端子Ｉ１０からコードＭ号
を入力してやるとコード信号検出回路３はこれを検出し
、検出信号Ｔｌ１ｉ８Ｔを出力してテストモードにする
。
第２の実施例の回路は、少し複雑になるが、コード信号
を汲雑にすることができるので、偶然コード信号が入っ
てテストモードに切換わるの電防ぐことができる。
を汲雑にすることができるので、偶然コード信号が入っ
てテストモードに切換わるの電防ぐことができる。
上記二つの実施例で示したように、新しいテスト信号入
力用端子を必要としない。つまり、既存の端子のみを使
用するので端子数は増加しないという効果がある。また
、テストモードへの切換えの有無はパルス幅によって行
い、従来のような入力電圧の高低で行わないので、映造
プロセスでの特注ばらつきの影響は受けない。
力用端子を必要としない。つまり、既存の端子のみを使
用するので端子数は増加しないという効果がある。また
、テストモードへの切換えの有無はパルス幅によって行
い、従来のような入力電圧の高低で行わないので、映造
プロセスでの特注ばらつきの影響は受けない。
（発明の効果ン
以上峰細に説明したように、本発明によれば、端子数を
増やすことなく、製造プロセスでの＃注ばらつきの影響
を受けることなく、通常使用モードとテストモードとを
切換えることのできるテストモード発生回路が得られる
。
増やすことなく、製造プロセスでの＃注ばらつきの影響
を受けることなく、通常使用モードとテストモードとを
切換えることのできるテストモード発生回路が得られる
。
第１図は本発明の第１の実施例のブロック図、第２図は
第１図に示す遅延回路の詳細回路図、第３図は第１図に
示すリセット回路の入力信号及び出力信号の波形図、第
４図は本発明の第２の実施例のブロック図、第５図は従
来のテストモード発生回路の一例の回路図である。 １・・−・・・リセット回路、２，３・・・・・・イン
バータ、４・・・・・・遅延回路、５・・・・・・コー
ド信号検出回路、６・・・・・・遅延素子、７・・−・
・・ノア回路、８・・・・・・ナンド回路、９・・・・
・・パルス幅検出回路、１０・・・・・・インバータ、
１１・・・・・・入出力回路、１２・・・・・・インバ
ータ、１３．１４・・・・−ＭＯ８Ｆ’Ｅ’ｒ、１．・
・・・・・出力信号、■、・・・・・・入出力信号、工
１０・・・・・・入出力端子、Ｒ・・・・・・制御端子
、Ｒｇｓｇ’ｒ・・・・・−リセット信号、Ｔ・・・・
・−検出信号、Ｔ・・・・・・反転検出信号、Ｔｈ８Ｔ
・・・・・・検出信号、ＶＩＮ・・・・・−利ｆｉ１１
ぎ号。 芽ｌ 図
第１図に示す遅延回路の詳細回路図、第３図は第１図に
示すリセット回路の入力信号及び出力信号の波形図、第
４図は本発明の第２の実施例のブロック図、第５図は従
来のテストモード発生回路の一例の回路図である。 １・・−・・・リセット回路、２，３・・・・・・イン
バータ、４・・・・・・遅延回路、５・・・・・・コー
ド信号検出回路、６・・・・・・遅延素子、７・・−・
・・ノア回路、８・・・・・・ナンド回路、９・・・・
・・パルス幅検出回路、１０・・・・・・インバータ、
１１・・・・・・入出力回路、１２・・・・・・インバ
ータ、１３．１４・・・・−ＭＯ８Ｆ’Ｅ’ｒ、１．・
・・・・・出力信号、■、・・・・・・入出力信号、工
１０・・・・・・入出力端子、Ｒ・・・・・・制御端子
、Ｒｇｓｇ’ｒ・・・・・−リセット信号、Ｔ・・・・
・−検出信号、Ｔ・・・・・・反転検出信号、Ｔｈ８Ｔ
・・・・・・検出信号、ＶＩＮ・・・・・−利ｆｉ１１
ぎ号。 芽ｌ 図
Claims (1)
- 制御信号を入力する制御端子と、前記制御信号を入力し
前記制御信号のパルス幅がある定められたＸμｓ以上の
ときにリセット信号を出力するリセット回路と、前記制
御信号を入力し前記制御信号のパルス幅が前記Ｘμｓ未
満でかつコード信号を含むときは内部回路をテストモー
ドにする検出信号を出力しパルス幅が前記Ｘμｓ以上で
あるときは検出信号を出力しないコード信号検出回路と
を含むことを特徴とするテストモード発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246625A JPS61124875A (ja) | 1984-11-21 | 1984-11-21 | テストモ−ド発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246625A JPS61124875A (ja) | 1984-11-21 | 1984-11-21 | テストモ−ド発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61124875A true JPS61124875A (ja) | 1986-06-12 |
Family
ID=17151181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59246625A Pending JPS61124875A (ja) | 1984-11-21 | 1984-11-21 | テストモ−ド発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61124875A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0196782A (ja) * | 1987-10-08 | 1989-04-14 | Dainippon Printing Co Ltd | Ｉｃカードの情報処理方法 |
| JP2011007507A (ja) * | 2009-06-23 | 2011-01-13 | Fujitsu Semiconductor Ltd | 半導体装置 |
| JP2015170146A (ja) * | 2014-03-07 | 2015-09-28 | アルプス電気株式会社 | 電子回路 |
-
1984
- 1984-11-21 JP JP59246625A patent/JPS61124875A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0196782A (ja) * | 1987-10-08 | 1989-04-14 | Dainippon Printing Co Ltd | Ｉｃカードの情報処理方法 |
| JP2011007507A (ja) * | 2009-06-23 | 2011-01-13 | Fujitsu Semiconductor Ltd | 半導体装置 |
| JP2015170146A (ja) * | 2014-03-07 | 2015-09-28 | アルプス電気株式会社 | 電子回路 |
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