JPH02181950A - 半導体集積回路の動作モード設定方式 - Google Patents
半導体集積回路の動作モード設定方式Info
- Publication number
- JPH02181950A JPH02181950A JP1002412A JP241289A JPH02181950A JP H02181950 A JPH02181950 A JP H02181950A JP 1002412 A JP1002412 A JP 1002412A JP 241289 A JP241289 A JP 241289A JP H02181950 A JPH02181950 A JP H02181950A
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- JP
- Japan
- Prior art keywords
- terminal
- semiconductor integrated
- clock
- input
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路の動作モード設定方式％式％
従来の技術
従来、半導体集積回路は動作モードを設定する複数の端
子を備え、この端子に特定の設定信号を与えることによ
り、端子状態の組み合わせ、或いは設定信号を特殊なタ
イミングで与えることで動作モードを設定していた。こ
のため、端子に特定の設定信号を与えて動作モードを設
定する場合、端子数をＮとすると設定できる動作モード
はＮ２であり、半導体集積回路の動作モードによっては
、多くの端子を必要としていた。
子を備え、この端子に特定の設定信号を与えることによ
り、端子状態の組み合わせ、或いは設定信号を特殊なタ
イミングで与えることで動作モードを設定していた。こ
のため、端子に特定の設定信号を与えて動作モードを設
定する場合、端子数をＮとすると設定できる動作モード
はＮ２であり、半導体集積回路の動作モードによっては
、多くの端子を必要としていた。
発明が解決しようきする課題
従来の動作モードを複数の端子で設定する方法では、多
くの端子をモード設定用に割り付ける必要があり、また
、特殊なタイミングで設定する方法ではモード設定の手
順が非常に困難であった。
くの端子をモード設定用に割り付ける必要があり、また
、特殊なタイミングで設定する方法ではモード設定の手
順が非常に困難であった。
本発明は上記の従来の問題点を解決するものであり、一
本の動作モード設定端子により、複雑な設定方法なしに
、複数の動作モードを設定する方法を提供するものであ
る。
本の動作モード設定端子により、複雑な設定方法なしに
、複数の動作モードを設定する方法を提供するものであ
る。
課題を解決するための手段
この目的を達成するために本発明は、一本の動作モード
設定端子と該設定端子より半導体集積回路内部に接続さ
れた一本のシフトレジスタを備え、このシフトレジスタ
の値により複数の動作モードから特定の動作モードを設
定する方式である。
設定端子と該設定端子より半導体集積回路内部に接続さ
れた一本のシフトレジスタを備え、このシフトレジスタ
の値により複数の動作モードから特定の動作モードを設
定する方式である。
作用
この構成によって、一本の動作モード設定端子によって
、特定の動作モードを設定し、複数のモード設定端子や
、特殊なタイミングを使うことなしで、半導体集積回路
の動作モードを自在に設定することができる。
、特定の動作モードを設定し、複数のモード設定端子や
、特殊なタイミングを使うことなしで、半導体集積回路
の動作モードを自在に設定することができる。
実施例
以下本発明の一実施例について説明する。
第１図は本発明の回路構成を示すものである。
半導体集積回路のモード設定端子１をデータ入力とする
シフトレジスタ４はクロック入力端子２とリセット入力
端子３への各入力信号によってアンド（ＡＮＤ）回路６
で発生されるシフトクロック信号線７の信号によってデ
ータをシフトする構成になっている。
シフトレジスタ４はクロック入力端子２とリセット入力
端子３への各入力信号によってアンド（ＡＮＤ）回路６
で発生されるシフトクロック信号線７の信号によってデ
ータをシフトする構成になっている。
以上のように構成された半導体集積回路の動作モード設
定方式を第２図の各入力信号のタイミング図を用いて説
明する。半導体集積回路のモード設定端子１から動作モ
ード設定用入力データ１゛がシフトクロツタ信号線７の
信号と同期して入力される。このシフトクロック信号線
７の信号（シフトクロック７″）はクロック２′とリセ
ット端子３から入力されるリセット信号３′とのＡＮＤ
回路６からの出力信号として発生される。クロック２゛
は半導体集積回路を動作させるシステムクロックであり
、常に発娠している。リセット信号３′はリセット時は
“１”であり、リセット解除時は“Ｏ”であるとする。
定方式を第２図の各入力信号のタイミング図を用いて説
明する。半導体集積回路のモード設定端子１から動作モ
ード設定用入力データ１゛がシフトクロツタ信号線７の
信号と同期して入力される。このシフトクロック信号線
７の信号（シフトクロック７″）はクロック２′とリセ
ット端子３から入力されるリセット信号３′とのＡＮＤ
回路６からの出力信号として発生される。クロック２゛
は半導体集積回路を動作させるシステムクロックであり
、常に発娠している。リセット信号３′はリセット時は
“１”であり、リセット解除時は“Ｏ”であるとする。
このクロック２′とリセット信号３゛との論理１ （Ａ
ＮＤ）でシフトクロック７゛が発生されるため、リセッ
ト信号３が“１”のとき、システムクロック７゛はクロ
ック２′と同じ信号が出力されるが、リセット信号３゛
が“Ｏ”のときはクロック７′は０”のままである。従
って動作モード設定用入力データ１゛はシステムクロッ
ク７″が発生しているとき、すなわち、リセット信号３
゛が“１”のとき、システムクロック７゛と同期して入
力され、動作モード設定用入力データ１°が全で入力さ
れた時点でリセット信号３′を“０”にしてデータをシ
フトレジスタ４内に保持する。シフトレジスタ４を構成
している各フリップフロップ８からのデータは出力端子
５から出力され、リセット解除時に半導体集積回路内部
で動作モードを判断する。
ＮＤ）でシフトクロック７゛が発生されるため、リセッ
ト信号３が“１”のとき、システムクロック７゛はクロ
ック２′と同じ信号が出力されるが、リセット信号３゛
が“Ｏ”のときはクロック７′は０”のままである。従
って動作モード設定用入力データ１゛はシステムクロッ
ク７″が発生しているとき、すなわち、リセット信号３
゛が“１”のとき、システムクロック７゛と同期して入
力され、動作モード設定用入力データ１°が全で入力さ
れた時点でリセット信号３′を“０”にしてデータをシ
フトレジスタ４内に保持する。シフトレジスタ４を構成
している各フリップフロップ８からのデータは出力端子
５から出力され、リセット解除時に半導体集積回路内部
で動作モードを判断する。
以上のように、一本の動作モード設定端子より接続され
た一本のシフトレジスタを備えることにより、動作モー
ドを設定することができる。
た一本のシフトレジスタを備えることにより、動作モー
ドを設定することができる。
なお、本実施例ではシフトレジスタを４ビツトとしたが
、動作モードの数によってシフトレジスタを構成してい
るフリップフロップの数を簡単に変更できる。また、フ
リップフロップの型体を特に規定しなかったが、シフト
レジスタを構成できるものであれば制限はない。
、動作モードの数によってシフトレジスタを構成してい
るフリップフロップの数を簡単に変更できる。また、フ
リップフロップの型体を特に規定しなかったが、シフト
レジスタを構成できるものであれば制限はない。
発明の効果
以上のように本発明は、一本の動作モード設定端子より
接続された一本のシフトレジスタを備えることにより複
数の動作モードから、特定の動作モードを設定できる半
導体集積回路の動作モード設定方式を実現できるもので
ある。
接続された一本のシフトレジスタを備えることにより複
数の動作モードから、特定の動作モードを設定できる半
導体集積回路の動作モード設定方式を実現できるもので
ある。
第１図は本発明の一実施例の回路構成図、第２図は本発
明の一実施例における各信号のタイミング図である。 １・・・・・・半導体集積回路のモード設定端子、２・
・・・・・クロック入力端子、３・・・・・・リセット
入力端子、４・・・・・・シフトレジスタ、５・・・・
・・シフトレジスタを構成しているフリップフロップか
らの出力端子、６・・・・・・ＡＮＤ回路、７・・・・
・・シフトクロック信号線、８・・・・・・シフトレジ
スタを構成しているフリップフロップ。 代理人の氏名 弁理士 粟野重孝 ほか１名３ｇ−
明の一実施例における各信号のタイミング図である。 １・・・・・・半導体集積回路のモード設定端子、２・
・・・・・クロック入力端子、３・・・・・・リセット
入力端子、４・・・・・・シフトレジスタ、５・・・・
・・シフトレジスタを構成しているフリップフロップか
らの出力端子、６・・・・・・ＡＮＤ回路、７・・・・
・・シフトクロック信号線、８・・・・・・シフトレジ
スタを構成しているフリップフロップ。 代理人の氏名 弁理士 粟野重孝 ほか１名３ｇ−
Claims (2)
- （１）一本の動作モード設定端子を備え、複数の動作モ
ードを持ち、前記端子より特定の動作モード設定信号を
入力することにより、前記複数の動作モードのうちの１
つの動作モードを決定する半導体集積回路の動作モード
設定方式。 - （２）一本の動作モード設定端子に接続された一本のシ
フトレジスタを備え、このシフトレジスタの値により複
数の動作モードから特定の動作モードを設定することを
特徴とする請求項（１）記載の半導体集積回路の動作モ
ード設定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1002412A JPH02181950A (ja) | 1989-01-09 | 1989-01-09 | 半導体集積回路の動作モード設定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1002412A JPH02181950A (ja) | 1989-01-09 | 1989-01-09 | 半導体集積回路の動作モード設定方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02181950A true JPH02181950A (ja) | 1990-07-16 |
Family
ID=11528533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1002412A Pending JPH02181950A (ja) | 1989-01-09 | 1989-01-09 | 半導体集積回路の動作モード設定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02181950A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5449225A (en) * | 1990-10-17 | 1995-09-12 | Alfred Teves Gmbh | Master cylinder with two internal valves |
| JP2010103422A (ja) * | 2008-10-27 | 2010-05-06 | Kyocera Mita Corp | 集積回路及びこれを備えた回路基板、画像形成装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6120350A (ja) * | 1984-07-09 | 1986-01-29 | Nippon Telegr & Teleph Corp <Ntt> | 集積回路及びその冗長切替方法 |
| JPS62199048A (ja) * | 1986-02-27 | 1987-09-02 | Nec Corp | 試験回路付大規模集積回路 |
-
1989
- 1989-01-09 JP JP1002412A patent/JPH02181950A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6120350A (ja) * | 1984-07-09 | 1986-01-29 | Nippon Telegr & Teleph Corp <Ntt> | 集積回路及びその冗長切替方法 |
| JPS62199048A (ja) * | 1986-02-27 | 1987-09-02 | Nec Corp | 試験回路付大規模集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5449225A (en) * | 1990-10-17 | 1995-09-12 | Alfred Teves Gmbh | Master cylinder with two internal valves |
| JP2010103422A (ja) * | 2008-10-27 | 2010-05-06 | Kyocera Mita Corp | 集積回路及びこれを備えた回路基板、画像形成装置 |
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