JPH0215960B2 - - Google Patents
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- Publication number
- JPH0215960B2 JPH0215960B2 JP56063004A JP6300481A JPH0215960B2 JP H0215960 B2 JPH0215960 B2 JP H0215960B2 JP 56063004 A JP56063004 A JP 56063004A JP 6300481 A JP6300481 A JP 6300481A JP H0215960 B2 JPH0215960 B2 JP H0215960B2
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- Japan
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- data
- output
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- circuit
- blocks
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリに関する。
半導体工業の発達にともない高集積化が可能と
なり、半導体メモリの容量が16kビツト、64kビ
ツト、256kビツトへと大容量化している。しか
しながら、このように大容量化した半導体メモリ
の製造工程において、選別や製造品のテストに要
する時間が増大し、量産的でない欠点がある。す
なわち、メモリ容量が増大すると高集積度となる
ためウエーハ状態での選別に時間がかかる。その
上、テストに時間がかかるため、事実上テストが
不完全になる恐れがある。これは大容量であれば
ある程、綿密なるテストが必要であるという面か
らも望ましくないという問題があつた。
なり、半導体メモリの容量が16kビツト、64kビ
ツト、256kビツトへと大容量化している。しか
しながら、このように大容量化した半導体メモリ
の製造工程において、選別や製造品のテストに要
する時間が増大し、量産的でない欠点がある。す
なわち、メモリ容量が増大すると高集積度となる
ためウエーハ状態での選別に時間がかかる。その
上、テストに時間がかかるため、事実上テストが
不完全になる恐れがある。これは大容量であれば
ある程、綿密なるテストが必要であるという面か
らも望ましくないという問題があつた。
本発明は上記事情に鑑みてなされたもので、そ
の目的とするところは、複数のブロツクに分割さ
れたメモリセル群と、試験時に前記各ブロツクを
同時に選択してこれらブロツクに同一の入力デー
タを書込むと共に、その書込みデータを各ブロツ
クから読み出す回路と、前記各ブロツクから読み
出されたデータが全て“１”で一致している時に
第１状態の出力を発生し、データが全て“０”で
一致している時に第２状態の出力を発生し、デー
タが一致してない時に第３状態の出力を発生する
データ検出回路とを具備し、このデータ検出回路
の出力状態によつてメモリの良否判定が成される
ことを特徴とする半導体メモリを提供することに
ある。
の目的とするところは、複数のブロツクに分割さ
れたメモリセル群と、試験時に前記各ブロツクを
同時に選択してこれらブロツクに同一の入力デー
タを書込むと共に、その書込みデータを各ブロツ
クから読み出す回路と、前記各ブロツクから読み
出されたデータが全て“１”で一致している時に
第１状態の出力を発生し、データが全て“０”で
一致している時に第２状態の出力を発生し、デー
タが一致してない時に第３状態の出力を発生する
データ検出回路とを具備し、このデータ検出回路
の出力状態によつてメモリの良否判定が成される
ことを特徴とする半導体メモリを提供することに
ある。
すなわち本発明は、メモリセルを複数のブロツ
クに分割し、この各ブロツクを入出力選択回路で
各ブロツク独立にも、同時にも適宜選択駆動する
ことにより、テスト時間を大幅に短縮可能な半導
体メモリを提供することにある。
クに分割し、この各ブロツクを入出力選択回路で
各ブロツク独立にも、同時にも適宜選択駆動する
ことにより、テスト時間を大幅に短縮可能な半導
体メモリを提供することにある。
以下、本発明の一実施例について図面を参照し
て説明する。なお、この実施例は半導体メモリを
４つのブロツクに分割した場合である。
て説明する。なお、この実施例は半導体メモリを
４つのブロツクに分割した場合である。
図において、メモリセルが４つのブロツクに分
割されたブロツク群１，２，３，４の入力端には
それぞれブロツクデータ入力回路５，６，７，８
が接続され、これらデータ入力回路５〜８は入力
ブロツク選択回路９で選択制御されるように接続
されている。上記各データ入力回路５〜８の入力
端には、テスト信号やメモリデータなどのデータ
信号が供給されるように入力端子１０が接続され
ている。また、各ブロツク群１〜４には、周知の
ようにＸデコーダおよびＹデコーダの出力がそれ
ぞれ供給されるように接続されている。さらに、
各ブロツク群１〜４の出力端にはそれぞれブロツ
クデータ出力回路１１〜１４が接続され、これら
データ出力回路１１〜１４は出力ブロツク選択回
路１５で選択制御されるように接続されている。
上記各データ出力回路１１〜１４の出力端には、
データ出力用ナンド回路１６およびデータ出力用
オア回路１７の各入力端がそれぞれ並列接続され
ている。このオア回路１７の出力端には電界効果
トランジスタ（以後単にFETと略称する）１８
のゲートが接続され、またナンド回路１６の出力
端にはFET１９のゲート、インバータ２０の入
力端、FET２１のゲートがそれぞれ接続される。
上記FET１８，１９は直列接続、つまりソース
とドレインとが直結され、この接続部がモニタ出
力端子２２に接続される。また、上記インバータ
２０の出力端にはFET２３のゲートが接続され、
このFET２３と上記FET２１とは直列接続、つ
まりソースとドレインとが直結され、この接続部
がメモリ出力端子２４に接続されている。
割されたブロツク群１，２，３，４の入力端には
それぞれブロツクデータ入力回路５，６，７，８
が接続され、これらデータ入力回路５〜８は入力
ブロツク選択回路９で選択制御されるように接続
されている。上記各データ入力回路５〜８の入力
端には、テスト信号やメモリデータなどのデータ
信号が供給されるように入力端子１０が接続され
ている。また、各ブロツク群１〜４には、周知の
ようにＸデコーダおよびＹデコーダの出力がそれ
ぞれ供給されるように接続されている。さらに、
各ブロツク群１〜４の出力端にはそれぞれブロツ
クデータ出力回路１１〜１４が接続され、これら
データ出力回路１１〜１４は出力ブロツク選択回
路１５で選択制御されるように接続されている。
上記各データ出力回路１１〜１４の出力端には、
データ出力用ナンド回路１６およびデータ出力用
オア回路１７の各入力端がそれぞれ並列接続され
ている。このオア回路１７の出力端には電界効果
トランジスタ（以後単にFETと略称する）１８
のゲートが接続され、またナンド回路１６の出力
端にはFET１９のゲート、インバータ２０の入
力端、FET２１のゲートがそれぞれ接続される。
上記FET１８，１９は直列接続、つまりソース
とドレインとが直結され、この接続部がモニタ出
力端子２２に接続される。また、上記インバータ
２０の出力端にはFET２３のゲートが接続され、
このFET２３と上記FET２１とは直列接続、つ
まりソースとドレインとが直結され、この接続部
がメモリ出力端子２４に接続されている。
次に、このように構成された半導体メモリの動
作を説明する。各ブロツク群１〜４には共通にＸ
データおよびＹデータからのＸ、Ｙの番地選択信
号が入力される。また、入力ブロツク選択回路９
および出力ブロツク選択回路１５は同時に選択制
御し、全ブロツクを同時に選択することもできる
し、１つのブロツクのみを選択できる。
作を説明する。各ブロツク群１〜４には共通にＸ
データおよびＹデータからのＸ、Ｙの番地選択信
号が入力される。また、入力ブロツク選択回路９
および出力ブロツク選択回路１５は同時に選択制
御し、全ブロツクを同時に選択することもできる
し、１つのブロツクのみを選択できる。
まず、半導体メモリのテスト動作を説明する
と、入力ブロツク選択回路９および出力ブロツク
選択回路１５により同時に選択する。たとえば、
各ブロツク選択回路９，１５へのテスト入力信号
Tiを高レベルにしたとき全ブロツクが同時に選
択され、低レベルにしたときは２本のアドレス信
号により１つのブロツクのみが選択されるように
制御したとする。同時に各ブロツク群１〜４をテ
ストするように各ブロツク選択回路９，１５の各
出力から高レベルの信号を各データ入力回路５〜
８および各データ出力回路１１〜１４に印加す
る。この状態でテストのデータ信号が入力端子１
０に印加されると、このデータは、入力回路５〜
８を介してメモリブロツク１〜４にそれぞれ書込
まれる。次に各メモリブロツク１〜４に書込まれ
たデータは、出力回路１１〜１４を介して読出さ
れオア回路１７の入力に印加されると共に、ナン
ド回路１６の入力に印加される。そして、オア回
路１７の出力はFET１８のゲートに、またナン
ド回路１６の出力はFET１９のゲートに印加さ
れる。これによつて、FET１８，１９がそれぞ
れスイツチング制御され、モニタ出力端子２２の
電位が変化される。すなわち、各データ出力回路
１１〜１４の出力が全て“１”であればモニタ出
力端子２２には“１”が出力され、全て“０”で
あればモニタ出力端子２２に“０”が出力され、
また各データ出力回路１１〜１４の出力データが
一致しないときは、ナンド回路１６およびオア回
路１７の各出力は共に“１”となり、このときモ
ニタ出力端子２２が中間電位になるようにFET
１８，１９の比を決めておけば、モニタ出力端子
２２には“１”、“０”および中間電位の３値が出
力される。なお、モニタ出力端子２２が中間電位
になつたときは、４つのブロツクの中で少くとも
１つ以上で３つ以下の不良があることになる。モ
ニタ出力端子２２に“１”、“０”が出た場合で
も、書込んだ期待値と一致するかどうか比較する
必要がある。この実施例においては、各メモリブ
ロツクから同時に読出されたデータが全て一致し
ている場合でも、それらデータが“１”で一致し
ている時と“０”で一致している時とではモニタ
出力端子２２の出力電位がそれぞれ“１”と
“０”の異なる状態に設定される。このため、モ
ニタ出力端子２２の出力状態によつて、書込んだ
期待値と読出しデータとの一致不一致を調べるこ
とができる。このようにしてテストすると、半導
体メモリの全ビツトをテストするのに1/4の時間
で済む。ここで、モニタ出力端子２２とメモリ出
力端子２４と２個所の出力端子を設けたのは、モ
ニタ出力端子２２は上記したテストの結果を評価
するための出力端子であり、各ブロツク群１〜４
のうちの１つのブロツク以上で３つのブロツク以
下の不良を検出するためのものである。他方のメ
モリ出力端子２４は半導体メモリの出力信号とし
て用いるためのものである。
と、入力ブロツク選択回路９および出力ブロツク
選択回路１５により同時に選択する。たとえば、
各ブロツク選択回路９，１５へのテスト入力信号
Tiを高レベルにしたとき全ブロツクが同時に選
択され、低レベルにしたときは２本のアドレス信
号により１つのブロツクのみが選択されるように
制御したとする。同時に各ブロツク群１〜４をテ
ストするように各ブロツク選択回路９，１５の各
出力から高レベルの信号を各データ入力回路５〜
８および各データ出力回路１１〜１４に印加す
る。この状態でテストのデータ信号が入力端子１
０に印加されると、このデータは、入力回路５〜
８を介してメモリブロツク１〜４にそれぞれ書込
まれる。次に各メモリブロツク１〜４に書込まれ
たデータは、出力回路１１〜１４を介して読出さ
れオア回路１７の入力に印加されると共に、ナン
ド回路１６の入力に印加される。そして、オア回
路１７の出力はFET１８のゲートに、またナン
ド回路１６の出力はFET１９のゲートに印加さ
れる。これによつて、FET１８，１９がそれぞ
れスイツチング制御され、モニタ出力端子２２の
電位が変化される。すなわち、各データ出力回路
１１〜１４の出力が全て“１”であればモニタ出
力端子２２には“１”が出力され、全て“０”で
あればモニタ出力端子２２に“０”が出力され、
また各データ出力回路１１〜１４の出力データが
一致しないときは、ナンド回路１６およびオア回
路１７の各出力は共に“１”となり、このときモ
ニタ出力端子２２が中間電位になるようにFET
１８，１９の比を決めておけば、モニタ出力端子
２２には“１”、“０”および中間電位の３値が出
力される。なお、モニタ出力端子２２が中間電位
になつたときは、４つのブロツクの中で少くとも
１つ以上で３つ以下の不良があることになる。モ
ニタ出力端子２２に“１”、“０”が出た場合で
も、書込んだ期待値と一致するかどうか比較する
必要がある。この実施例においては、各メモリブ
ロツクから同時に読出されたデータが全て一致し
ている場合でも、それらデータが“１”で一致し
ている時と“０”で一致している時とではモニタ
出力端子２２の出力電位がそれぞれ“１”と
“０”の異なる状態に設定される。このため、モ
ニタ出力端子２２の出力状態によつて、書込んだ
期待値と読出しデータとの一致不一致を調べるこ
とができる。このようにしてテストすると、半導
体メモリの全ビツトをテストするのに1/4の時間
で済む。ここで、モニタ出力端子２２とメモリ出
力端子２４と２個所の出力端子を設けたのは、モ
ニタ出力端子２２は上記したテストの結果を評価
するための出力端子であり、各ブロツク群１〜４
のうちの１つのブロツク以上で３つのブロツク以
下の不良を検出するためのものである。他方のメ
モリ出力端子２４は半導体メモリの出力信号とし
て用いるためのものである。
次に、半導体メモリとして動作させる場合につ
いて説明すると、各ブロツク選択回路９，１５へ
のテスト入力信号Tiを低レベルに設定し、各ブ
ロツク選択回路９，１０は１つのブロツクづつ選
択し、非選択のブロツクは高レベルに設定するよ
うに制御することにより、従来の半導体メモリと
同様に動作し、４つのブロツクのメモリ出力のう
ち選択されたメモリ出力をメモリ出力端２４から
得るようにしたものである。
いて説明すると、各ブロツク選択回路９，１５へ
のテスト入力信号Tiを低レベルに設定し、各ブ
ロツク選択回路９，１０は１つのブロツクづつ選
択し、非選択のブロツクは高レベルに設定するよ
うに制御することにより、従来の半導体メモリと
同様に動作し、４つのブロツクのメモリ出力のう
ち選択されたメモリ出力をメモリ出力端２４から
得るようにしたものである。
なお、前記実施例では、４つのブロツクに分割
した場合について説明したが、４つに限らず、メ
モリの容量とテスト時間との関係で適宜ブロツク
数を選択すれば良い。また、論理演算回路および
出力回路は、ブロツク数に関係なく１系統で構成
してもよいし、複数に分割してもよい。
した場合について説明したが、４つに限らず、メ
モリの容量とテスト時間との関係で適宜ブロツク
数を選択すれば良い。また、論理演算回路および
出力回路は、ブロツク数に関係なく１系統で構成
してもよいし、複数に分割してもよい。
以上詳述したように本発明によれば、メモリセ
ルを複数のブロツクに分割し、この各ブロツクを
入出力選択回路で各ブロツク独立にも、同時にも
適宜選択駆動することにより、テスト時間を大幅
に短縮することが可能となり、特に超大容量メモ
リになつても全ビツトのテストが可能であるとい
う効果が得られる。
ルを複数のブロツクに分割し、この各ブロツクを
入出力選択回路で各ブロツク独立にも、同時にも
適宜選択駆動することにより、テスト時間を大幅
に短縮することが可能となり、特に超大容量メモ
リになつても全ビツトのテストが可能であるとい
う効果が得られる。
図は本発明の一実施例を説明するための回路構
成図である。 １〜４……メモリセルの各ブロツク、５〜８…
…ブロツクデータ入力回路、９……入力ブロツク
選択回路、１０……データ入力端子、１１〜１４
……ブロツクデータ出力回路、１５……出力ブロ
ツク選択回路、１６……ナンド回路、１７……オ
ア回路、１８，１９，２１，２３……FET、２
０……インバータ。
成図である。 １〜４……メモリセルの各ブロツク、５〜８…
…ブロツクデータ入力回路、９……入力ブロツク
選択回路、１０……データ入力端子、１１〜１４
……ブロツクデータ出力回路、１５……出力ブロ
ツク選択回路、１６……ナンド回路、１７……オ
ア回路、１８，１９，２１，２３……FET、２
０……インバータ。
Claims (1)
- １ 複数のブロツクに分割されたメモリセル群
と、試験時に前記各ブロツクを同時に選択してこ
れらブロツクに同一の入力データを書込むと共
に、その書込みデータを各ブロツクから読み出す
回路と、前記各ブロツクから読み出されたデータ
が全て“１”で一致している時に第１状態の出力
を発生し、データが全て“０”で一致している時
に第２状態の出力を発生し、データが一致してな
い時に第３状態の出力を発生するデータ検出回路
とを具備し、このデータ検出回路の出力状態によ
つてメモリの良否判定が成されることを特徴とす
る半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56063004A JPS57179997A (en) | 1981-04-25 | 1981-04-25 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56063004A JPS57179997A (en) | 1981-04-25 | 1981-04-25 | Semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57179997A JPS57179997A (en) | 1982-11-05 |
| JPH0215960B2 true JPH0215960B2 (ja) | 1990-04-13 |
Family
ID=13216735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56063004A Granted JPS57179997A (en) | 1981-04-25 | 1981-04-25 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57179997A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0612640B2 (ja) * | 1984-08-30 | 1994-02-16 | 三菱電機株式会社 | 半導体記憶装置 |
| JPS6159698A (ja) * | 1984-08-30 | 1986-03-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| DE3583493D1 (de) * | 1984-12-28 | 1991-08-22 | Siemens Ag | Integrierter halbleiterspeicher. |
| ATE51316T1 (de) * | 1984-12-28 | 1990-04-15 | Siemens Ag | Integrierter halbleiterspeicher. |
| JP2508629B2 (ja) * | 1985-02-28 | 1996-06-19 | 日本電気株式会社 | 半導体メモリ |
| JPS61292299A (ja) * | 1985-06-18 | 1986-12-23 | Toshiba Corp | オンチツプメモリテスト容易化回路 |
| JPS62170094A (ja) * | 1986-01-21 | 1987-07-27 | Mitsubishi Electric Corp | 半導体記憶回路 |
| JPS6446300A (en) * | 1987-08-17 | 1989-02-20 | Nippon Telegraph & Telephone | Semiconductor memory |
| EP0462743A1 (en) * | 1990-06-20 | 1991-12-27 | AT&T Corp. | Method and apparatus for accomplishing output-specific data compaction |
| US5959911A (en) * | 1997-09-29 | 1999-09-28 | Siemens Aktiengesellschaft | Apparatus and method for implementing a bank interlock scheme and related test mode for multibank memory devices |
| JP4540137B2 (ja) * | 1998-07-24 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 同期型半導体記憶装置 |
| JP4521922B2 (ja) * | 2000-03-17 | 2010-08-11 | Ｏｋｉセミコンダクタ株式会社 | 組み込み型メモリ試験回路 |
| JP4808856B2 (ja) * | 2001-04-06 | 2011-11-02 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147924A (en) * | 1975-06-13 | 1976-12-18 | Fujitsu Ltd | Memory unit |
| JPS53120234A (en) * | 1977-03-30 | 1978-10-20 | Toshiba Corp | Semiconductor memory |
-
1981
- 1981-04-25 JP JP56063004A patent/JPS57179997A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57179997A (en) | 1982-11-05 |
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