JPH04233045A - データ圧縮方法及び装置 - Google Patents
データ圧縮方法及び装置Info
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- JPH04233045A JPH04233045A JP16528491A JP16528491A JPH04233045A JP H04233045 A JPH04233045 A JP H04233045A JP 16528491 A JP16528491 A JP 16528491A JP 16528491 A JP16528491 A JP 16528491A JP H04233045 A JPH04233045 A JP H04233045A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/40—Response verification devices using compression techniques
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/27—Built-in tests
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- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、情報を何等失うことな
くアレイから読み出されたデータを圧縮（還元）してデ
ータ量を低減させるデータ圧縮方法及び装置に関する。
くアレイから読み出されたデータを圧縮（還元）してデ
ータ量を低減させるデータ圧縮方法及び装置に関する。
【０００２】
【従来の技術】エレクトロニクス業界では、多くの異な
った機能ブロック又は素子を収納するＶＬＳＩ（Ｖｅｒ
ｙ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ）
回路の製造が今日の主流に成りつつある。このようなＶ
ＬＳＩ回路が複雑化するにつれて、その回路が自己をテ
ストする機能（組込み自己テスト、ＢＩＳＴ：Ｂｕｉｌ
ｔ−Ｉｎ Ｓｅｌｆ−Ｔｅｓｔ）に対する関心が益々強
くなってきた。しかし、ＶＬＳＩ回路内にある種々の異
なったタイプの機能素子を各々効率的にテストすること
のできる単一ＢＩＳＴは未だ知られておらず、一般に採
用されているのは、「分割統治」形のアプローチや、各
々がメモリアレイのような回路内の特定素子へ個別化さ
れたＢＩＳＴ技術である。
った機能ブロック又は素子を収納するＶＬＳＩ（Ｖｅｒ
ｙ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ）
回路の製造が今日の主流に成りつつある。このようなＶ
ＬＳＩ回路が複雑化するにつれて、その回路が自己をテ
ストする機能（組込み自己テスト、ＢＩＳＴ：Ｂｕｉｌ
ｔ−Ｉｎ Ｓｅｌｆ−Ｔｅｓｔ）に対する関心が益々強
くなってきた。しかし、ＶＬＳＩ回路内にある種々の異
なったタイプの機能素子を各々効率的にテストすること
のできる単一ＢＩＳＴは未だ知られておらず、一般に採
用されているのは、「分割統治」形のアプローチや、各
々がメモリアレイのような回路内の特定素子へ個別化さ
れたＢＩＳＴ技術である。
【０００３】ｍ行ｎ列メモリアレイをテストするための
最も共通したＢＩＳＴ技術は、「マーチング」アルゴリ
ズムである。このマーチングアルゴリズムは、ある決定
された一組の読み出し及び書き込み操作によって実行さ
れる。各書き込み操作は、一般に全て“０”又は全て“
１”を前記アレイに書き込む。全て“１”が書き込まれ
たとき、“０”が存在するかどうかを調べるために、各
行の内容は次の読み出し操作期間に読み出される。逆に
、全て“０”が書き込まれたときは、各行が読み出され
“１”の存在が検出される。アレイに全て“０”又は全
て“１”が書き込まれた後で、それぞれ“１”又は“０
”が存在することはメモリフォールトを示している。
最も共通したＢＩＳＴ技術は、「マーチング」アルゴリ
ズムである。このマーチングアルゴリズムは、ある決定
された一組の読み出し及び書き込み操作によって実行さ
れる。各書き込み操作は、一般に全て“０”又は全て“
１”を前記アレイに書き込む。全て“１”が書き込まれ
たとき、“０”が存在するかどうかを調べるために、各
行の内容は次の読み出し操作期間に読み出される。逆に
、全て“０”が書き込まれたときは、各行が読み出され
“１”の存在が検出される。アレイに全て“０”又は全
て“１”が書き込まれた後で、それぞれ“１”又は“０
”が存在することはメモリフォールトを示している。
【０００４】ｍ×ｎメモリアレイでマーチングアルゴリ
ズムを成功させるためには、連続する行の各々から読み
出されたデータを分析し、その行における“０”又は“
１”の存在を検出することが必要である。考えられる方
法として、一組のｎ個の排他的ＯＲゲートを用い、各ゲ
ートによって、連続する行の各々におけるｎ列の個々の
内容を要求される“０”又は“１”と比較する方法があ
る。この方法の問題点は、ＶＬＳＩ回路内の大きな領域
がこのような比較を実行するために必要なハードウエア
で占められ、コストが高くなることである。一般的に、
ＢＩＳＴ関連のハードウエア領域は最小化することが望
ましい。
ズムを成功させるためには、連続する行の各々から読み
出されたデータを分析し、その行における“０”又は“
１”の存在を検出することが必要である。考えられる方
法として、一組のｎ個の排他的ＯＲゲートを用い、各ゲ
ートによって、連続する行の各々におけるｎ列の個々の
内容を要求される“０”又は“１”と比較する方法があ
る。この方法の問題点は、ＶＬＳＩ回路内の大きな領域
がこのような比較を実行するために必要なハードウエア
で占められ、コストが高くなることである。一般的に、
ＢＩＳＴ関連のハードウエア領域は最小化することが望
ましい。
【０００５】同様のことを排他的ＯＲゲートを使用せず
に行うには、従来、多入力シフトレジスタ（ＭＩＳＲ：
Ｍｕｌｔｉｐｌｅ Ｉｎｐｕｔ Ｓｈｉｆｔ Ｒｅｇｉ
ｓｔｅｒ）が用いられている。 ＭＩＳＲは、アレイから読み出された連続する各行のビ
ットをその行の多項式除算を行うことによって単一ビッ
トへ還元（すなわち圧縮）するよう動作する。こうして
ＭＩＳＲはｍ行のビットをｎビットの一連の単一ビット
（記号）へ効率的に圧縮する。
に行うには、従来、多入力シフトレジスタ（ＭＩＳＲ：
Ｍｕｌｔｉｐｌｅ Ｉｎｐｕｔ Ｓｈｉｆｔ Ｒｅｇｉ
ｓｔｅｒ）が用いられている。 ＭＩＳＲは、アレイから読み出された連続する各行のビ
ットをその行の多項式除算を行うことによって単一ビッ
トへ還元（すなわち圧縮）するよう動作する。こうして
ＭＩＳＲはｍ行のビットをｎビットの一連の単一ビット
（記号）へ効率的に圧縮する。
【０００６】
【発明が解決しようとする課題】ＭＩＳＲは所定量のデ
ータを効率的に圧縮するが、残りのｎビット記号はアレ
イにおけるあらゆるフォールトの可能性の存在を正確に
反映していない。換言すれば、ＭＩＳＲによるデータ圧
縮中に、いくらかの情報を失うということである。この
情報の損失を理解するためには、次の事実を考えれば良
い。ｎ×ｍアレイに対して、フォールトフリーのアレイ
が１つは存在するだろうが、２ｎ×ｍ−１個はフォール
ティアレイである可能性がある。ＭＩＳＲのｎビット記
号は、ｎ個のフォールトフリー可能アレイの存在を知ら
せている。しかしながら、２ｎ×ｍ−ｎ−１組のフォー
ルティアレイが存在することをＭＩＳＲ記号は示すもの
ではない。したがって、情報をなんら損失することなく
圧縮する技術が必要とされている。
ータを効率的に圧縮するが、残りのｎビット記号はアレ
イにおけるあらゆるフォールトの可能性の存在を正確に
反映していない。換言すれば、ＭＩＳＲによるデータ圧
縮中に、いくらかの情報を失うということである。この
情報の損失を理解するためには、次の事実を考えれば良
い。ｎ×ｍアレイに対して、フォールトフリーのアレイ
が１つは存在するだろうが、２ｎ×ｍ−１個はフォール
ティアレイである可能性がある。ＭＩＳＲのｎビット記
号は、ｎ個のフォールトフリー可能アレイの存在を知ら
せている。しかしながら、２ｎ×ｍ−ｎ−１組のフォー
ルティアレイが存在することをＭＩＳＲ記号は示すもの
ではない。したがって、情報をなんら損失することなく
圧縮する技術が必要とされている。
【０００７】
【課題を解決するための手段】本発明において、ｍ×ｎ
ビットアレイのビットを少なくとも１つの所定ビットパ
ターンが前記各行に存在するか否かを指示する単一ビッ
トへ圧縮する技術が開示される。本発明は、アレイから
連続する行のビットを読み出し、各行を処理して読み出
されたばかりの行に少なくとも１つの所定ビットパター
ンが存在するか否かを指示する単一ビットを得る。得ら
れた出力ビットは、前記アレイから読み出された先行す
る行に関する出力ビットと論理的に結合される。ｍ行の
ビットを順次読み出して処理し、各行に関する出力ビッ
トを論理的に結合するステップは、ｍ行の全てのビット
が読み出されて処理され、そしてそれらの出力ビットが
単一ビットへ結合されるまで繰り返される。これらのス
テップが完了することで得られた出力ビットの状態は、
少なくとも１つの所定ビットパターンがｍ行の各々に存
在するかどうかを指示する。本発明は、アレイのｍ×ｎ
ビットを情報を損失することなく単一ビットへ圧縮する
という効果を有する。
ビットアレイのビットを少なくとも１つの所定ビットパ
ターンが前記各行に存在するか否かを指示する単一ビッ
トへ圧縮する技術が開示される。本発明は、アレイから
連続する行のビットを読み出し、各行を処理して読み出
されたばかりの行に少なくとも１つの所定ビットパター
ンが存在するか否かを指示する単一ビットを得る。得ら
れた出力ビットは、前記アレイから読み出された先行す
る行に関する出力ビットと論理的に結合される。ｍ行の
ビットを順次読み出して処理し、各行に関する出力ビッ
トを論理的に結合するステップは、ｍ行の全てのビット
が読み出されて処理され、そしてそれらの出力ビットが
単一ビットへ結合されるまで繰り返される。これらのス
テップが完了することで得られた出力ビットの状態は、
少なくとも１つの所定ビットパターンがｍ行の各々に存
在するかどうかを指示する。本発明は、アレイのｍ×ｎ
ビットを情報を損失することなく単一ビットへ圧縮する
という効果を有する。
【０００８】
【実施例】図１は、メモリセル１２をｍ行ｎ列（ｍ及び
ｎは整数）配列したメモリアレイ１０と圧縮回路１８と
を示したブロック構成図である。各セルにはデータの個
々のビットが格納され、個のメモリアレイに対してデー
タバス１４及びアドレスバス１６が設けられている。最
初にある特定行のアドレスをアドレスバス１６に置くこ
とによって、データバス１４を通してその特定行のセル
へのデータの書き込み、又はその特定行のセルからのデ
ータの読み出しが行われる。
ｎは整数）配列したメモリアレイ１０と圧縮回路１８と
を示したブロック構成図である。各セルにはデータの個
々のビットが格納され、個のメモリアレイに対してデー
タバス１４及びアドレスバス１６が設けられている。最
初にある特定行のアドレスをアドレスバス１６に置くこ
とによって、データバス１４を通してその特定行のセル
へのデータの書き込み、又はその特定行のセルからのデ
ータの読み出しが行われる。
【０００９】アレイ１０のテストは、一組の決定された
読み出し及び書き込み操作によって実行されるのが典型
的である。各書き込み操作は、アレイ１０のセル１２に
全て“０”又は全て“１”を記入することによって実行
される。各読み出し操作は、全て“１”が書き込まれた
ときは“０”を検出し、全て“０”が書き込まれたとき
は“１”を検出するために、行ごとにセル１２を順次読
み出すことによって実行される。この方法でメモリアレ
イ１０をテストする場合、そのアレイから読み出された
ビットを圧縮（還元）してテストを簡略化することが望
ましい。上述したように、従来ではＭＩＳＲが使用され
てｍ×ｎビットをｎビット記号へ圧縮していたが、２ｍ
×ｎ−ｎ−１の数のフォールティアレイの存在を知らせ
ることができず、情報の損失が生じるという問題点を有
していた。
読み出し及び書き込み操作によって実行されるのが典型
的である。各書き込み操作は、アレイ１０のセル１２に
全て“０”又は全て“１”を記入することによって実行
される。各読み出し操作は、全て“１”が書き込まれた
ときは“０”を検出し、全て“０”が書き込まれたとき
は“１”を検出するために、行ごとにセル１２を順次読
み出すことによって実行される。この方法でメモリアレ
イ１０をテストする場合、そのアレイから読み出された
ビットを圧縮（還元）してテストを簡略化することが望
ましい。上述したように、従来ではＭＩＳＲが使用され
てｍ×ｎビットをｎビット記号へ圧縮していたが、２ｍ
×ｎ−ｎ−１の数のフォールティアレイの存在を知らせ
ることができず、情報の損失が生じるという問題点を有
していた。
【００１０】本発明によれば、アレイ１０から読み出さ
れたｍ×ｎビットは圧縮回路１８によって情報を損失す
ることなく単一ビットへ圧縮される。本発明による圧縮
回路１８は一対の論理回路２０及び２２からなる。論理
回路２０はデータバス１４のビット出力を単一出力ビッ
トへ圧縮する。この単一出力ビットの状態は少なくとも
１つの所定ビットパターンがアレイ１０から読み出され
た各連続する行のセル１２に存在するかどうかを指示す
るものである。論理回路２２は、論理回路２０によって
順次出力されたビットを圧縮し、ｍ行の各行のセルが１
以上の所定ビットパターンを含むかどうかを指示する単
一ビットを生成する。
れたｍ×ｎビットは圧縮回路１８によって情報を損失す
ることなく単一ビットへ圧縮される。本発明による圧縮
回路１８は一対の論理回路２０及び２２からなる。論理
回路２０はデータバス１４のビット出力を単一出力ビッ
トへ圧縮する。この単一出力ビットの状態は少なくとも
１つの所定ビットパターンがアレイ１０から読み出され
た各連続する行のセル１２に存在するかどうかを指示す
るものである。論理回路２２は、論理回路２０によって
順次出力されたビットを圧縮し、ｍ行の各行のセルが１
以上の所定ビットパターンを含むかどうかを指示する単
一ビットを生成する。
【００１１】上記方法でメモリアレイ１０をテストする
場合、全て“０”又は全て“１”のビットパターンは、
全て“０”又は全て“１”がそれぞれアレイ１０に書き
込まれた場合のフォールトフリー状態を示す。したがっ
て、図示された本実施例における論理回路２０及び２２
は、圧縮回路１８によって生成されたビットが全て“０
”又は全て“１”のパターンの存在の有無を指示するよ
うに、構成されている。この目的のために、論理回路２
０はｎビットＯＲゲート２４及びｎビットＡＮＤゲート
２６の組み合わせから構成され、各ゲートはそのｎ個の
個々の入力をデータバス１４に接続し、読み出される行
のｎ個のセルのそれぞれに格納されたいビットを受け取
る。
場合、全て“０”又は全て“１”のビットパターンは、
全て“０”又は全て“１”がそれぞれアレイ１０に書き
込まれた場合のフォールトフリー状態を示す。したがっ
て、図示された本実施例における論理回路２０及び２２
は、圧縮回路１８によって生成されたビットが全て“０
”又は全て“１”のパターンの存在の有無を指示するよ
うに、構成されている。この目的のために、論理回路２
０はｎビットＯＲゲート２４及びｎビットＡＮＤゲート
２６の組み合わせから構成され、各ゲートはそのｎ個の
個々の入力をデータバス１４に接続し、読み出される行
のｎ個のセルのそれぞれに格納されたいビットを受け取
る。
【００１２】ＯＲゲート２４はデータバス１４上のビッ
トの論理和を実行し、それによって状態が変化する出力
ビットを生成する。こうしてＯＲゲート２４によって得
られた出力ビットは、データバス１４上の全ビットが各
々“０”である時のみ“０”となる。もしデータバス１
４上のあるビットが“１”であると、ＯＲゲート２４は
“１”を出力する。ＡＮＤゲート２６はデータバス１４
上のビットの論理積を実行し、それによって状態は変化
する出力ビットを生成する。データバス１４上の全ビッ
トが各々“１”の時のみＡＮＤゲート２６の出力ビット
は“１”となる。その他の場合は、ＡＮＤゲート２６は
“０”を出力する。
トの論理和を実行し、それによって状態が変化する出力
ビットを生成する。こうしてＯＲゲート２４によって得
られた出力ビットは、データバス１４上の全ビットが各
々“０”である時のみ“０”となる。もしデータバス１
４上のあるビットが“１”であると、ＯＲゲート２４は
“１”を出力する。ＡＮＤゲート２６はデータバス１４
上のビットの論理積を実行し、それによって状態は変化
する出力ビットを生成する。データバス１４上の全ビッ
トが各々“１”の時のみＡＮＤゲート２６の出力ビット
は“１”となる。その他の場合は、ＡＮＤゲート２６は
“０”を出力する。
【００１３】ＯＲゲート２４及びＡＮＤゲート２６から
各々出力されたビットは排他的ＯＲ（ＸＯＲ）ゲート２
８によって論理的に結合され、論理回路２０の出力とな
る。ＸＯＲゲート２８の出力ビット（即ち、論理回路２
０の出力）は、ＯＲゲート２４及びＡＮＤゲート２６の
出力ビットがともに“０”又はともに“１”である時に
“０”レベルとなる。ＯＲゲート２４及びＡＮＤゲート
２６からのＸＯＲゲート２８への入力が別のビット組み
合わせになると、ＸＯＲゲート２８（従って、論理回路
２０）の出力ビットは“１”となる。
各々出力されたビットは排他的ＯＲ（ＸＯＲ）ゲート２
８によって論理的に結合され、論理回路２０の出力とな
る。ＸＯＲゲート２８の出力ビット（即ち、論理回路２
０の出力）は、ＯＲゲート２４及びＡＮＤゲート２６の
出力ビットがともに“０”又はともに“１”である時に
“０”レベルとなる。ＯＲゲート２４及びＡＮＤゲート
２６からのＸＯＲゲート２８への入力が別のビット組み
合わせになると、ＸＯＲゲート２８（従って、論理回路
２０）の出力ビットは“１”となる。
【００１４】このように、一連の全て“０”又は全て“
１”がデータバス１４上に存在するときのみ、論理回路
２０の出力ビットは“０”となる。その他の組み合わせ
では、論理回路２０の出力ビットは“１”となる。論理
回路２０によって出力される単一出力ビットの状態は全
て“０”又は全て“１”のビットパターンがデータバス
１４上に存在するかどうかを指示する。これら２つのビ
ットパターンのいずれかがデータバス１４上に存在する
かどうかを示す単一出力ビットを供給することによって
、論理回路２０はデータバス１４上のｎビットを単一ビ
ットへ圧縮（還元）する。データバス１４のビット長圧
縮は「空間（スペース）」圧縮として知られている。
１”がデータバス１４上に存在するときのみ、論理回路
２０の出力ビットは“０”となる。その他の組み合わせ
では、論理回路２０の出力ビットは“１”となる。論理
回路２０によって出力される単一出力ビットの状態は全
て“０”又は全て“１”のビットパターンがデータバス
１４上に存在するかどうかを指示する。これら２つのビ
ットパターンのいずれかがデータバス１４上に存在する
かどうかを示す単一出力ビットを供給することによって
、論理回路２０はデータバス１４上のｎビットを単一ビ
ットへ圧縮（還元）する。データバス１４のビット長圧
縮は「空間（スペース）」圧縮として知られている。
【００１５】論理回路２０は、データバス１４上のｎビ
ットを単一ビットへ圧縮する一方で、アレイ１０から読
み出されるｍ行の各々に対するｍビット流を、オーバー
タイムで、生成する。論理回路２０から受け取ったビッ
トを圧縮して、全て“０”又は全て“１”のビットパタ
ーンがアレイ１０のｍ行の各行に対してデータバス１４
上に現れるかどうかを指示する単一ビットを生成するこ
とが論理回路２２の機能である。このために、論理回路
２２は２入力ＯＲゲート３０及びフリップフロップ３２
の組み合わせを有する。ＯＲゲート３０は第１入力が論
理回路２０の出力に結合される。ＯＲゲート３０の出力
はフリップフロップ３２の入力に結合され、その出力は
ＯＲゲート３０の第２入力にフィードバックされる。フ
リップフロップ３２の出力は論理回路２２に対する出力
として働く。
ットを単一ビットへ圧縮する一方で、アレイ１０から読
み出されるｍ行の各々に対するｍビット流を、オーバー
タイムで、生成する。論理回路２０から受け取ったビッ
トを圧縮して、全て“０”又は全て“１”のビットパタ
ーンがアレイ１０のｍ行の各行に対してデータバス１４
上に現れるかどうかを指示する単一ビットを生成するこ
とが論理回路２２の機能である。このために、論理回路
２２は２入力ＯＲゲート３０及びフリップフロップ３２
の組み合わせを有する。ＯＲゲート３０は第１入力が論
理回路２０の出力に結合される。ＯＲゲート３０の出力
はフリップフロップ３２の入力に結合され、その出力は
ＯＲゲート３０の第２入力にフィードバックされる。フ
リップフロップ３２の出力は論理回路２２に対する出力
として働く。
【００１６】論理回路２０はＯＲゲート３０の第１入力
へ連続ビットをオーバータイムで供給する。その各ビッ
トは、アレイ１０から読み出された各連続行のセル１２
に全て“０”又は全て“１”が存在するかどうかを指示
している。最初に、フリップフロップ３２の出力を“０
”と仮定した場合、“１”レベルのビットがフリップフ
ロップ３２の入力に現れると、フリップフロップ３２は
セット状態となり、その出力は“１”となる。フリップ
フロップ３２の出力ビットはＯＲゲート３０の第２入力
へフィードバックされるために、フリップフロップ３２
は、論理回路２０から次々に受け取るビットの状態に関
係なく、先行する“１”ビットの存在によってセット状
態が維持される。
へ連続ビットをオーバータイムで供給する。その各ビッ
トは、アレイ１０から読み出された各連続行のセル１２
に全て“０”又は全て“１”が存在するかどうかを指示
している。最初に、フリップフロップ３２の出力を“０
”と仮定した場合、“１”レベルのビットがフリップフ
ロップ３２の入力に現れると、フリップフロップ３２は
セット状態となり、その出力は“１”となる。フリップ
フロップ３２の出力ビットはＯＲゲート３０の第２入力
へフィードバックされるために、フリップフロップ３２
は、論理回路２０から次々に受け取るビットの状態に関
係なく、先行する“１”ビットの存在によってセット状
態が維持される。
【００１７】換言すれば、論理回路２０によって出力さ
れる連続ビットの各々が“０”である限り、論理回路２
２の出力ビットは“０”となる。従って、もしアレイ１
０から読み出される連続行の全ての行のセル１２が全て
“０”又は全て“１”のビットパターンを有すると、最
後の行が読み出された後の論理回路２２の出力ビットの
状態は“０”となる。逆に１つでも全て“０”又は全て
“１”以外のビットパターンが存在すると、最後の行が
読み出された後の論理回路２２の出力ビットの状態は“
１”となる。このように、最後の行が読み出された後の
論理回路２２の出力ビットの状態は、各行に全て“０”
又は全て“１”が含まれるかどうかを指示するものとな
る。
れる連続ビットの各々が“０”である限り、論理回路２
２の出力ビットは“０”となる。従って、もしアレイ１
０から読み出される連続行の全ての行のセル１２が全て
“０”又は全て“１”のビットパターンを有すると、最
後の行が読み出された後の論理回路２２の出力ビットの
状態は“０”となる。逆に１つでも全て“０”又は全て
“１”以外のビットパターンが存在すると、最後の行が
読み出された後の論理回路２２の出力ビットの状態は“
１”となる。このように、最後の行が読み出された後の
論理回路２２の出力ビットの状態は、各行に全て“０”
又は全て“１”が含まれるかどうかを指示するものとな
る。
【００１８】本実施例において、論理回路２０は各行の
セル１２のビットを圧縮して各連続行が全て“０”又は
全て“１”を含みかどうかを指示する単一ビットを生成
するように構成される。従って、論理回路２０によって
与えられる圧縮は、ある所定ビットパターン（即ち、全
て“０”又は全て“１”）がデータバス１４上に存在す
るかどうかに依存する。換言すれば、論理回路２０によ
って与えられる圧縮は特定出力向けのものである。他の
所定ビットパターンに関して各行のビットを圧縮するた
めには、論理回路２０は、このような所定ビットパター
ンが各行に存在するときに“０”を生成するように、異
なった構成にする必要がある。しかしながら、このよう
な異なった所定ビットパターンの空間圧縮を実行するた
めに論理回路２０の構成が異なっても、論理回路２２の
構成は同一である。
セル１２のビットを圧縮して各連続行が全て“０”又は
全て“１”を含みかどうかを指示する単一ビットを生成
するように構成される。従って、論理回路２０によって
与えられる圧縮は、ある所定ビットパターン（即ち、全
て“０”又は全て“１”）がデータバス１４上に存在す
るかどうかに依存する。換言すれば、論理回路２０によ
って与えられる圧縮は特定出力向けのものである。他の
所定ビットパターンに関して各行のビットを圧縮するた
めには、論理回路２０は、このような所定ビットパター
ンが各行に存在するときに“０”を生成するように、異
なった構成にする必要がある。しかしながら、このよう
な異なった所定ビットパターンの空間圧縮を実行するた
めに論理回路２０の構成が異なっても、論理回路２２の
構成は同一である。
【００１９】
【発明の効果】以上詳細に説明したように、本発明によ
るデータ圧縮方法及び装置は、情報を損失することなく
ｍ×ｎアレイのビットを単一ビットへ効率的に圧縮する
という効果を有する。
るデータ圧縮方法及び装置は、情報を損失することなく
ｍ×ｎアレイのビットを単一ビットへ効率的に圧縮する
という効果を有する。
【図１】本発明によるデータ圧縮装置の一実施例を示す
ブロック構成図である。
ブロック構成図である。
１０ メモリアレイ
１２ メモリセル
１４ データバス
１６ アドレスバス
１８ 圧縮回路
２４ ＯＲゲート
２６ ＡＮＤゲート
２８ 排他的ＯＲゲート
３０ ＯＲゲート
３２ フリップフロップ
Claims (8)
- 【請求項１】 ｍ行ｎ列アレイ（ｍ×ｎアレイ）のビ
ット（ｂｉｔｓ）を、少なくとも１つのある所定ビット
パターンが前記ｍ×ｎアレイのｍ行の各々に存在するか
どうかを指示する単一ビットへ圧縮する方法において、
（ａ） ｍ×ｎアレイのビット（ｂｉｔｓ）を行ごとに
順次読み出して処理し、当該行に少なくとも１つのある
所定ビットパターンが存在するかどうかを指示する出力
ビットを生成するステップと； （ｂ） 前記出力ビットを、前記アレイから読み出され
た先行する行に対応する出力ビットと論理的に結合する
ステップと； （ｃ） 前記ステップ（ａ）及び（ｂ）を、ｍ×ｎアレ
イのｍ行の全てについて読み出され処理されるまで順次
繰り返すステップと； を有することを特徴とするデータ圧縮方法。 - 【請求項２】 前記アレイから行ごとに順次読み出さ
れるビット（ｂｉｔｓ）は、当該行から読み出されたビ
ット（ｂｉｔｓ）が全て“０”又は全て“１”のいずれ
であるかどうかを指示する出力ビットを生成するために
処理されることを特徴とする請求項１記載のデータ圧縮
方法。 - 【請求項３】 前記ビット（ｂｉｔｓ）は、全て“０
”又は全て“１”のパターンが読み出された直後の行に
存在するか否かを指示する一対の中間ビットの各々を生
成するために前記アレイから行ごとに順次読み出された
ビット（ｂｉｔｓ）の論理積及び論理和を同時に実行し
、それから前記２つの中間ビットの排他的論理和を実行
することによって処理されることを特徴とする請求項２
記載のデータ圧縮方法。 - 【請求項４】 前記出力ビットが論理的に結合される
ステップは、（ａ） 前記連続する出力ビットの初期の
ものを一時的に格納するステップと； （ｂ） 前記一時格納ビットと連続する次の出力ビット
との論理和を実行して結合ビットを生成するステップと
；（ｃ） 前記結合ビットを前記連続する出力ビットの
初期のものの代わりに一時的に格納するステップと；（
ｄ） 前記ステップ（ｂ）及び（ｃ）を、前記連続する
出力ビットの最後のものと前記一時格納ビットとの論理
和が実行されるまで繰り返すステップと； からなることを特徴とする請求項１記載のデータ圧縮方
法。 - 【請求項５】 ｍ行ｎ列アレイ（ｍ×ｎアレイ）に格
納されたビット（ｂｉｔｓ）を、少なくとも１つのある
所定ビットパターンが前記アレイの各行に存在するかど
うかを指示する単一ビットへ圧縮する装置において、ｍ
×ｎアレイの行に格納されたビット（ｂｉｔｓ）の各々
を順次読み出して処理し、当該行が少なくとも１つのあ
る所定ビットパターンを含むかどうかを指示する出力ビ
ットを生成する第１の手段（２０）と； 前記第１の手段によって順次生成された出力ビットを論
理的に結合して、少なくとも１つのある所定ビットパタ
ーンが前記アレイの行に存在するかどうかを指示する単
一ビットを生成する第２の手段（２２）と；を有するこ
とを特徴とするデータ圧縮装置。 - 【請求項６】 前記第１の手段は、前記アレイから読
み出された連続する行の各々に対して、当該行が全て“
０”又は全て“１”のビットパターンを含むかどうかを
指示するための出力ビットを生成することを特徴とする
請求項５記載のデータ圧縮装置。 - 【請求項７】 前記第１の手段は、前記アレイの順次
読み出された行の各々におけるビット（ｂｉｔｓ）の論
理和を実行するｎビットＯＲゲート（２４）と；前記ア
レイの順次読み出された行の各々におけるビット（ｂｉ
ｔｓ）の論理積を実行するｎビットＡＮＤゲート（２６
）と； 前記アレイの順次読み出された行の各々におけるビット
（ｂｉｔｓ）が全て“０”又は全て“１”であるかどう
かを指示する出力ビットを生成するために、前記ＡＮＤ
およびＯＲゲートによって生成されたビット（ｂｉｔｓ
）の排他的論理和を実行する排他的ＯＲ（ＸＯＲ）ゲー
ト（２８）と； を有することを特徴とする請求項６記載のデータ圧縮装
置。 - 【請求項８】 前記第２の手段は、前記第１の手段に
よって生成された出力ビットが供給される第１入力を有
する２入力ＯＲゲート（３０）と； 入力に前記２入力ＯＲゲートの出力が供給され、出力が
該ＯＲゲートの第２入力へ流れるフリップフロップ（３
２）と； を有することを特徴とする請求項５記載のデータ圧縮装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US54122390A | 1990-06-20 | 1990-06-20 | |
| US541223 | 1990-06-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04233045A true JPH04233045A (ja) | 1992-08-21 |
Family
ID=24158689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16528491A Pending JPH04233045A (ja) | 1990-06-20 | 1991-06-11 | データ圧縮方法及び装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0462743A1 (ja) |
| JP (1) | JPH04233045A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57179997A (en) * | 1981-04-25 | 1982-11-05 | Toshiba Corp | Semiconductor memory |
| JPS57208697A (en) * | 1981-06-16 | 1982-12-21 | Matsushita Electric Ind Co Ltd | Semiconductor storage device |
| JPS6072045A (ja) * | 1983-09-29 | 1985-04-24 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4652814A (en) * | 1983-06-13 | 1987-03-24 | Hewlett-Packard Company | Circuit testing utilizing data compression and derivative mode vectors |
| DD281669A5 (de) * | 1988-09-16 | 1990-08-15 | Adw Ddr Kybernetik Inf | Verfahren und anordnung zur parallelen datenkompression fuer testzwecke, insbesondere in rechnerstrukturen |
-
1991
- 1991-06-11 EP EP91305259A patent/EP0462743A1/en not_active Withdrawn
- 1991-06-11 JP JP16528491A patent/JPH04233045A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57179997A (en) * | 1981-04-25 | 1982-11-05 | Toshiba Corp | Semiconductor memory |
| JPS57208697A (en) * | 1981-06-16 | 1982-12-21 | Matsushita Electric Ind Co Ltd | Semiconductor storage device |
| JPS6072045A (ja) * | 1983-09-29 | 1985-04-24 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0462743A1 (en) | 1991-12-27 |
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