JPH0216092B2

JPH0216092B2 -

Info

Publication number: JPH0216092B2
Application number: JP57177451A
Authority: JP
Inventors: Junichi Inagaki
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-10-08
Filing date: 1982-10-08
Publication date: 1990-04-16
Also published as: JPS5967816A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、デジタル保護継電器、特に多数のリ
レー要素を有するデジタルリレーの整定部を小型
にしたデジタル保護継電器に関するものである。

〔発明の技術的背景〕

電力系統を保護する保護継電器にマイクロコン
ピユータを応用する技術は広く知られている。し
かし、従来のアナログ形の保護継電器において
は、各リレー要素毎に独立したハード構成を有し
ているため、これらリレーの動作値を決定する整
定値は、各リレー要素毎に夫々もうけた整定部に
よつて個々に整定されていた。

一方、デジタルリレーにおいては、通常１台の
ハード構成において数十台の従来リレー要素に相
当するリレー動作判定機能を有することができ
る。このように極めて多数のリレー要素の判定機
能を有するデジタルリレーにおいては、リレー要
素の個々に整定部をもうけていたのでは、動作判
定回路の部分を個々に小型化はできるが、整定部
を小型にすることはできず、したがつて、リレー
全体の小型化を損なうことになる。それ故、整定
部を小型にすると共に、回路の信頼性を高める方
式が種々提案されている。

ここで、１台のデジタルリレーが複数の送電線
を保護対象とし、各送電線の保護リレー要素がほ
ぼ同じときの従来デジタルリレー構成を第１図に
よつて説明する。

第１図において、電力系統からの複数電気量
（ｖ、ｉ）は、主に基本波成分を取り出すための
フイルター回路１に入力される。このフイルター
回路１の出力は全入力を同時サンプリングするた
めにサンプルホールド回路２に入力され、このサ
ンプルホールド回路２の出力はマルチプレクサ回
路３に入力されて、順次、シリアルにアナログ・
デジタル変換回路４に出力されアナログ・デジタ
ル変換される。ここでアナログ・デジタル変換さ
れたリレー入力はダイレクトメモリアクセス制御
回路５により、演算処理装置６内のデータメモリ
（MEMO）に送られる。この演算処理装置６は前
記ダイレクトメモリアクセス制御回路５から送り
込まれるデジタル値の電圧、電流情報と整定部７
からバス１５を介して読み込んだ整定値を用いて
リレー動作判定を行ない、リレー動作と判定した
場合、リレー出力８を導出する。

前記した整定部７は以下に示す構成を有してい
る。即ち、整定部７は記憶部１２、整定操作部１
３、書込みスイツチ１４、マルチプレクサ回路１
１、第１の選択手段９及び第２の選択手段１０か
らなつている。そして複数の送電線から整定対象
の送電線を選択する第１の選択手段９の出力Ｓ９
と、リレー要素を選択する第２の選択手段１０の
出力Ｓ１０とをマルチプレクサ回路（以下MPX
と云う）１１に入力する。そしてMPX１１は前
記出力Ｓ９とＳ１０とを入力してこれを純２進数
に変換し、更に記憶部１２に対しアドレスを指定
するアドレス信号Ｓ１１を出力する。整定操作部
１３はデジタルスイツチ等で構成されて整定しよ
うとする整定値を整定し、その値をデータＳ１３
として出力し記憶部１２にデータとして入力す
る。書込みスイツチ１４は書込み信号Ｓ１４を出
力し、前記第１の選択手段９と第２の選択手段１
０とによつて選択決定されるアドレス信号Ｓ１１
のアドレス値にしたがい、整定操作部１３からの
整定値のデータＳ１３を記憶部１２に書込む。

なお、第１の選択手段９は、例えばロータリー
スイツチ等で構成され、選択可能な送電線の数に
相当する接点と、この接点の出力信号線と、0V
に接続された共通端子とからなり、整定対象の送
電線を選択することにより、共通端子と選択され
た接点とが接続され、その出力信号線の信号
「０」として出力される。又、第２の選択手段も
前記第１の選択手段９と同様であり、リレー要素
接点と接点の信号線及び共通端子とからなつてい
る。

上記第１図の従来装置によれば、整定しようと
するリレー要素の整定操作は、先ず、第１の選択
手段によつて該当リレー要素が属する送電線を選
択し、次に第２の選択手段によつて複数のリレー
要素の中から該当リレー要素を選択することがで
き、したがつて整定部を小型にすることができ
る。

〔背景技術の問題点〕

上記構成を有する従来装置は以下の如き欠点を
有している。

即ち、第１の選択手段によつて選択される送電
線の全て、もしくはその一部において夫々共通し
たリレー要素があるとき、その共通したリレー要
素については、本来、唯一つのリレー要素として
扱う必要がある。例えば、共通母線に接続された
送電線保護においては、系統電流を入力とするリ
レー要素の整定では、一般に各送電線毎異なつた
整定値とすることが普通であるが、系統電圧のみ
を入力とするリレー要素、例えば、不足電圧リレ
ー要素及び地絡過電圧リレー要素等の場合には全
送電線に関して同一整定値が共用される。しか
し、第１図に示した従来構成では、第１の選択手
段が送電線を選択することのみ可能なため、全送
電線にて共用するリレー要素に対しても、第１の
選択手段で全ての送電線を順次選択してリレー要
素の整定値を整定する必要があり、整定操作が煩
雑であつて判りにくい。この煩雑さを防ぐため、
第１図の構成において、第１の選択手段で送電線
の選択以外に、全ての送電線に共通したリレー要
素を選択するポジシヨンを追加した場合でも、第
１の選択手段の選択と第２の選択手段の選択とが
任意に組み合わせ可能なため、第１の選択手段で
送電線の一つを選択して第２の選択手段で全ての
送電線に共通したリレー要素を選択した整定が行
なえるため、整定操作方法が不明確で誤りを発生
しやすい。

このような整定方法では整定値の整定ミスを招
き、ひいてはリレーの誤動作及び誤不動作を生ず
る危険を有する。

〔発明の目的〕

本発明は上記問題点を解決することを目的とし
てなされたものであり、整定対象リレー要素が極
めて多数の場合においても、整定操作が簡単で操
作ミスのないデジタル保護継電器を提供すること
を目的としている。

〔発明の概要〕

本発明では送電線の各回線選択及び各回線に共
通したリレー要素からなる第１の選択手段と、保
護方式を個々に選択できる第２の選択手段とをも
うけ、第１の選択手段によつて共通したリレー要
素を選択した場合には第２の選択手段の各リレー
要素に対して共通に入力されるように構成し、第
１及び第２の選択手段からの出力は純２進数コー
ドに変換してアドレス信号を夫々出力するように
し、この際、第１の選択手段からのアドレス信号
を上位アドレス、又、第２の選択手段からのアド
レス信号を下位アドレスとしてこれらの組合せを
予め設定しておき、共通したリレー要素の整定は
第１の選択手段のみで単独に行なうと共に、個々
のリレー要素については前記第１及び第２の選択
手段からの各スイツチ値の組合せによつて行なお
うとするものである。

〔発明の実施例〕

以下図面を参照して実施例を説明する。第２図
は本発明によるデジタル保護継電器の一実施例構
成図であり、この場合、整定部７に相当する部分
のみを示し、他の構成は第１図と同様である。し
たがつて第２図の符号７Ａは第１図の７に相当し
ている。図中の符号１２ないし１５は第１図に対
応している。なお９Ａは第１の選択手段９に、１
０Ａは第２の選択手段１０に相当し、１１Ａ，１
１Ｂは２分割されたマルチプレクサ回路（MPX）
であつて１１に相当する。

そして本実施例では高抵抗接地系の２回線送電
線を保護対象にし、保護方式として短絡保護用は
３段階限時差継電方式を、又、地絡保護用は地絡
方向継電方式を採用した場合を示し、リレー要素
として地絡保護用に第１段のリアクタンス要素
（以下O₁と云う）、第２段のリアクタンス要素
（以下O₂と云う）及びモーリレー要素（以下Suと
云う）を、又、地絡保護用は地絡方向リレー要素
（以下DGと云う）及び地絡過電圧リレー要素
（以下OVGと云う）をそなえている場合を示す。

第２図において、第１の選択手段９Ａは第１の
回線、第２の回線及び共通のリレー要素である
OVGのうちから唯一つを選択する手段であつて
前記夫々の選択が接点T₉₁，T₉₂，T₉₃に対応して
いる。そして前記各接点T₉₁〜T₉₃からの各信号
S₉₁，S₉₂，S₉₃のうちで、信号S₉₁とS₉₂とは第１の
MPX１１Ａに入力し、又、信号S₉₃は前記第１の
MPX１１Ａに入力すると共に、第１ないし第４
のAND回路１６₁，１６₂，１６₃，１６₄の一方入
力端に入力する。第２の選択手段１０ＡはO₁、
O₂、Su及びDG要素のうちから唯一つを選択する
手段であり、夫々の選択が接点T₁₀₁，T₁₀₂，T₁₀₃
及びT₁₀₄に対応している。前記接点T₁₀₁，〜T₁₀₄
からの信号S₁₀₁，S₁₀₂，S₁₀₃，S₁₀₄は夫々前記第
１〜第４のAND回路１６₁〜１６₄に入力する。
そして第１のAND回路１６₁は第１の選択手段９
Ａからの信号S₉₃と第２の選択手段１０Ａからの
信号S₁₀₁とを入力し、共に「１」のとき、即ち、
接点T₉₃と接点T₁₀₁とが選択されていないとき
「１」となり、どちらか一方が「０」のとき「０」
となる信号S₁₆₁を出力する。そして前記信号S₁₆₁
は第２のMPX１１Ｂに入力する。以下同様に第
２〜第４のAND回路１６₂〜１６₄は信号S₁₆₂〜
S₁₆₄を夫々第２のMPX１１Ｂに出力する。第１
のMPX１１Ａは第１の選択手段９Ａからの信号
S₉₁〜S₉₃を入力とし、かつデータの重みを夫々
S₉₃、S₉₂、S₉₁の順位として、負論理の純２進数
コードに変換し信号S_11Aを出力する。

即ち、第１の選択手段９Ａから第１、第２の回
線及びOVG要素が選択されたとき、前記第１の
MPX１１Ａの入力は夫々110、101、011となり、
このときの信号S_11Aは夫々00、01、10の純２進数
コードとなる。同様に第２のMPX１１Ｂは信号
S₁₆₁〜S₁₆₄を入力とし、かつデータの重みをS₁₆₄，
S₁₆₃，S₁₆₂，S₁₆₁として純２進数コードに変換し
て信号S_11Bを出力する。即ち、O₁、O₂、Su及び
DG要素が夫々選択されたとき、第２のMPX１
１Ｂの入力は1110、1101、1011、0111であり、こ
のときの信号S_11Aは夫々00、01、10、11となる。
記憶部１２では前記第１のMPX１１Ａからの信
号S_11Aを上位アドレス値とし、前記第２のMPX
１１Ｂからの信号S_11Bを下位アドレス値として
夫々入力する。

なお、上記した第１の選択手段９Ａはロータリ
ースイツチ等で構成され、選択可能数に相当する
接点T₉₁〜T_9oと、この接点からの信号線によつ
て送出される信号S₉₁〜S_9o及び0Vに接続された
共通端子T₀とからなり、整定対象の送電線等が
選択されたとき、共通端子T₀と選択された接点
とが接続されて、その出力信号が「０」として出
力されるものである。又、第２の選択手段１０Ａ
の構成も前記第１の選択手段９Ａと同じであり、
リレー要素接点T₁₀₁〜T_10oと信号S₁₀₁〜S_10o及び
共通端子T₀とからなつている。

次に動作を説明する。第２図において、第１の
選択手段９Ａによつて第１の回線及び第２の回線
が選択されたときは、前記第１の選択手段９Ａと
第２の選択手段１０Ａとが相互に接続関係がない
ため、第２の選択手段１０Ａによるリレー要素の
選択は第１図の場合と同様に行なわれる。しかし
第１の選択手段９Ａによつて共通リレー要素であ
るOVGが選択されると、S₉₃＝０、S₉₂＝S₉₁＝１
となり、第１〜第４のAND回路１６₁〜１６₄か
らの出力S₁₆₁〜S₁₆₄は全て「０」となる。したが
つて第１の選択手段９Ａによつて共通リレー要素
OVGが選択されるとき、記憶部１２の上位アド
レス値は10となり、下位アドレス値は第２の選択
手段の選択位置に関係なく00となる（各AND回
路の一方の入力がS₉₃＝０によつて全て「０」に
なるから）。

第３図は記憶部に記憶される各リレー要素の整
定値のアドレスの組合せ図である。

第２図で説明した通り第１の選択手段９Ａによ
つて第１の回線が選択されたときの出力は00、第
２の回線が選択されたとき01、共通したリレー要
素が選択されたとき10となつて、これが上位アド
レスを構成し、第２の選択手段１０Ａによつて各
リレー要素O₁、O₂、Su、DGが選択されたときの
出力が夫々、00、01、10、11となつて、これが下
位アドレスを構成するものであるため、記憶部１
２における各リレー要素に関する整定値のアドレ
ス割付けは、前記各アドレスの組合せによつて決
定される。

即ち、アドレス0000〜0011の領域は第１の回線
用のリレー要素の整定値が、アドレス0100〜0111
の領域は第２の回線用のリレー要素の設定値が、
アドレス1000には共通したリレー要素である
OVGの整定値が夫々記憶される。

上記した如く、各回線によつて異なつた整定を
必要とするリレー要素については第１及び第２の
選択手段の各組合せによつて整定でき、又、各回
線で共用する共通リレー要素については第１の選
択手段のみで整定することができる。

第４図は本発明によるデジタル保護継電器の他
の実施例であり、前記第２図同様、整定部のみを
示している。本実施例では構成を一部変更し表示
手段をもうけようとするものである。図中の符号
１２ないし１５は第２図に対応している。なお、
１０Ｂは第２図の１０Ａに、１１Ｃは１１Ａに、
１１Ｄは１１Ｂに夫々相当している。

第４図において、第１の選択手段９Ｂは被保護
対象の２回線のうちの１回線を選択する手段であ
つて、接点T₉₁が第１の回線に、又、接点T₉₂が
第２の回線に対応し、前記接点T₉₁からの信号S₉₁
は第１のMPX１１Ｃに入力すると共に、OR回
路１７に入力する。又、信号S₉₂は第１のMPX１
１Ｃにそのまま入力する。そしてMPX１１Ｃは
信号S₉₁及びS₉₂を夫々入力し、信号S_11Cを上位ア
ドレス値として記憶部１２に入力する。この際の
信号変換は前記第２図の説明と同様である。そし
て第１の選択手段から所望の回線が選択されたと
き出力信号が「０」、選択されないとき「１」と
なることは前記実施例の場合と同様である。

第２の選択手段１０Ｂは、O₁、O₂、Su、DG、
OVGの各リレー要素のうちから一つのリレー要
素を選択する手段であり、各リレー要素の選択が
接点T₁₀₁，T₁₀₂，T₁₀₃，T₁₀₄及びT₁₀₅に夫々対応
する。そして接点T₁₀₁〜T₁₀₄からの信号S₁₀₁，
S₁₀₂，S₁₀₃，S₁₀₄は表示器LD₁，LD₂，LD₃，LD₄
の各カソードに入力すると共に、第２のMPX１
１Ｄに入力する。なお、前記表示器LD₁〜LD₄の
アノード側は夫々抵抗R₁，R₂，R₃，R₄を介して
電源V_CCに接続され、各信号S₁₀₁〜S₁₀₄が「０」、
即ち、各リレー要素O₁、O₂、Su、DGが夫々選択
されたとき点灯する。前記接点T₁₀₅からの信号
S₁₀₅はOR回路１７に入力する。そしてOR回路１
７は信号S₉₁とS₁₀₅とを入力とし、これらが共に
「０」のとき、即ち、第１の選択手段９Ｂによつ
て第１の回線が選択され、かつ第２の選択手段１
０ＢによりOVG要素が選択されたき、「０」とな
る信号S₁₇を出力する。この信号S₁₇は表示器LD₅
のカソードに入力すると共に、第２のMPX１１
Ｄに入力する。表示器LD₅ののアノード側は前記
各場合と同様に、抵抗R₅を介して電源V_CCに接続
され、前記信号S₁₇が「０」のとき点灯する。

第２のMPX１１Ｄは第２の選択手段１０Ｂか
らの信号S₁₀₁〜S₁₀₄及び信号S₁₇を入力とし、信号
S_11Dを記憶部１２の下位アドレス値として記憶部
１２へ入力する。したがつて、各リレー要素O₁、
O₂、Su、DGが選択されたとき、信号S_11Dは夫々
000、001、010、011となり、又、第１の選択手段
９Ｂによつて第１の回線が選択され、かつ第２の
選択手段１０ＢによりOVG要素が選択されたと
き、100となる。なお、記憶部１２は信号S_11Cを
上位アドレス値とし、S_11Dを下位アドレス値とし
て入力することは前記実施例において説明した通
りである。

次に動作を説明する。第４図において、第２の
選択手段１０ＢによるOVG要素以外の選択は第
１図の場合と同様である。但し、第４図の構成で
は選択したリレー要素に対応した表示器LD₁〜
LD₄が点灯することが異なつている。

第４図において、第２の選択手段１０Ｂにより
OVG要素を選択し整定しようとするとき、第１
の選択手段により第１の回線を選択したときの
み、信号S₁₇が「０」となり、表示器LD₅が点灯
する。したがつて表示器の点灯が整定可能である
ことを意味する。

第５図は記憶部に記憶される各リレー要素の整
定値のアドレスの組合せ図である。第５図からわ
かるように、アドレス0000〜0011の領域は第１の
回線用のリレー要素の整定値が、アドレス1000〜
1011の領域は第２回線用のリレー要素の整定値
が、又、アドレス0100にはOVG要素の整定値が
夫々記憶されている。

第６図は本発明によるデジタル保護継電器の更
に他の実施例である。図中の符条１２ないし１５
は第２図に対応している。又、１１Ａ，１１Ｅは
第１、第２のMPXであり、９Ｃ，１０Ｃは第１
の選択手段及び第２の選択手段である。本実施例
では第２の選択手段１０Ｃ内に共通リレー要素で
あるOVGと前記OVG要素によつてトリツプを行
なうための時間要素OVG−Ｔを追加したもので
ある。

第６図において、第１の選択手段９Ｃは第１の
回線、第２の回線及び共用される共通リレー要素
のうちから、いずれか１つを選択する手段であ
り、共通リレー要素としてはOVG要素とOVG−
Ｔ要素である。そして前記第１の選択手段９Ｃに
おいて、第１の回線、第２の回線及び共通リレー
要素は、夫々接点T₉₁，T₉₂，T₉₃に対応する。そ
して接点T₉₁からの信号S₉₁は第１のMPX１１Ａ
に入力すると共に、AND回路１８に入力する。
同様に接点T₉₂からの信号S₉₂は前記第１のMPX
１１ＡとAND回路１８とに入力する。接点T₉₃
からの信号S₉₃は第１のMPX１１Ａに入力すると
共に、OR回路１９Ａ及び１９Ｂに夫々入力す
る。AND回路１８は前記信号S₉₁とS₉₂とを入力
し、いずれか一方が「０」のとき「０」となる信
号S₁₈をOR回路１９Ｃ，１９Ｄ，１９Ｅ，１９Ｆ
の夫々に入力する。ここで第１のMPX１１Ａは
前記した第２図同様、信号S₉₁，S₉₂，S₉₃を入力
とし、信号_11Aを記憶部１２に出力する。この信
号S_11Aは第１、第２の各回線及び共通リレー要素
が選択されたとき、夫々00、01、10による純２進
数コードとなり、これが記憶部１２の上位アドレ
ス値となる。

第２の選択手段１０Ｃは、O₁、O₂、Su、DG、
OVG、OVG−Ｔの各リレー要素のうちから、い
ずれか１つを選択する手段であり、夫々の選択が
接点T₁₀₁，T₁₀₂，T₁₀₃，T₁₀₄，T₁₀₅，T₁₀₆に対応
している。そして前記各接点T₁₀₁〜T₁₀₆の夫々か
らの信号S₁₀₁，S₁₀₂，S₁₀₃，S₁₀₄，S₁₀₅，S₁₀₆は、
前記OR回路１９Ｃ，１９Ｄ，１９Ｅ，１９Ｆ，
１９Ａ，１９Ｂに入力する。そしてOR回路１９
Ａ〜１９Ｆは全て２つの入力が共に「０」のと
き、「０」となる信号を出力する論理回路であり、
夫々がS_19A，S_19B，S_19C、S_19D，S_19E，S_19Fを第２
のMPX１１Ｅに入力すると共に、夫々表示器
LD₅〜LD₁₀のカソードに入力する。前記表示器
LD₅〜LD₁₀のアノード側は夫々抵抗R₅〜R₁₀を介
して電源V_CCに接続され、夫々のカソード入力が
「０」のとき点灯する。

第２のMPX１１Ｅは前記信号S_19A〜S_19Fを入
力とし、第２図のMPX１１Ａ、MPX１１Ｂと同
一作用によつて信号S_11Eを記憶部１２の下位アド
レス値として出力する。なお、信号S_19C，S_19D，
S_19E，S_19F，S_19A，S_19Bの夫々が「０」のとき、
第２のMPX１１Ｅの入力は、111110、111101、
111011、110111、101111、011111であり、夫々に
対応するS_11Eは、000、001、010、011、100、101
となる。そして記憶部１２は前記信号S_11Aを上位
アドレス値とし、又、信号S_11Eを下位アドレス値
として入力することは前記の通りである。

次に動作を説明する。第６図において、第２の
選択手段１０ＣによつてO₁、O₂、Su、DGの各リ
レー要素が選択されたとき、第１の選択手段９Ｃ
により第１の回線又は第２の回線が選択される
と、AND回路１８からの信号S₁₈が「０」になる
ので信号S_19C，S_19D，S_19E，S_19Fが「０」となり、
この信号に連らなる表示器LD₇，LD₈，LD₉，
LD₁₀が点灯する。

一方、第２の選択手段１０Ｃによつて各リレー
要素OVG、OVG−Ｔが選択され、第１の選択手
段９Ｃにより共通リレー要素が選択されると、信
号S₉₃が「０」となり、この信号を入力としてい
るOR回路１９Ａ，１９Ｂからの信号が「０」と
なつて表示器LD₉及びLD₁₀が点灯する。したが
つて表示器の点灯が整定可能を意味するものとす
ることにより、第２の選択手段１０Ｃにより選択
されて整定可能となる整定対象リレー要素は、各
回線毎に整定の必要な整定リレー要素の場合、第
１の選択手段で回線を指定したときのみである。
又、各回線で共用する整定リレー要素の場合、第
１の選択手段で共通リレー要素を指定したときの
みである。

第７図は記憶部に記憶される各リレー要素の整
定値のアドレスの組合せ図である。第７図におい
て、アドレス00000〜00011の領域は第１の回線用
の整定値が、アドレス01000〜01011の領域は第２
の回線用の整定値が、又、アドレス10100及び
10101には共通リレー要素の整定値が記憶される。

即ち、本実施例では第１の選択手段によつて共
通リレー要素を指定したときのみ、第２の選択手
段によつて選択された共通リレー要素の整定可能
表示がなされ、又、第１の選択手段によつて回線
指定がなされたときのみ、各回線毎に整定の必要
な整定リレー要素の整定可能表示がなされること
になる。

第８図は本発明によるデジタル保護継電器の更
に他の実施例である。本実施例では第２図にて示
した構成から第１及び第２のMPXを夫々省略し、
したがつて装置をより小型化しようとするもので
ある。したがつて図中の符号はすべて第２図と対
応している。上記の如く第１及び第２のMPXを
省略した結果、第１の選択手段９Ａ及び第２の選
択手段１０Ａからの各信号S₉₃，S₉₂，S₉₁，S₁₆₄，
S₁₆₃，S₁₆₂及びS₁₆₁は直接記憶部１２のアドレス
値として入力する。

第９図は記憶部に記憶される各リレー要素の整
定値のアドレスの組合せ図である。第９図からわ
かる如く、各選択手段からの信号が直接入力され
る結果、各リレー要素が収納されるアドレス値が
連続せず、したがつてアドレス領域が広範囲とな
ることである。即ち、第２図の構成においては最
大でも1000のアドレスであるが、本実施例の構成
では最大1101110となる。

以上の各実施例においては高抵抗接地系の２回
線送電線を保護対象とし、この保護に必要な各リ
レー要素を例にとつて説明しているが、これに限
定されるものではなく、次のような場合であつて
もよい。

即ち、甲、乙に分割されて運用される母線構成
に接続されたＮ回線の送電線を保護対象とする場
合、甲、乙各母線夫々に共通リレー要素として
OVG及びOVG−Ｔ要素が必要であり、第１の選
択手段による選択がＮ回線から１回線を選択する
ことと、甲、乙２つの共通リレー要素のうちから
１つを選択することの合計（Ｎ＋２）のうちから
１つを選択するようにすればよい。この場合、第
２の選択手段によるOVG要素及びOVG−Ｔ要素
の選択は、第１の選択手段により甲母線又は乙母
線が選択されたとき整定可能となる。

又、以上の説明では送電線を保護対象とする場
合について述べているが、これに限るものではな
く、複数の同一整定要素を有する被保護対象の電
力系統設備（例えば変圧器群）が複数あり、か
つ、これら設備間において共用される整定要素が
複数ある場合についても適用可能であることは云
うまでもない。

更に、以上の説明では第１及び第２の選択手段
がロータリースイツチで構成されるとして説明さ
れているが、これに限定されるものではなく、複
数の選択要素の中から唯１つが選択できるスイツ
チ構成であればロータリースイツチに限る必要が
ないことは勿論である。

〔発明の効果〕

以上説明した如く、本発明によれば複数の各電
力系統設備及び各電力系統設備間において共用さ
れるリレー要素を夫々指定する第１の選択手段
と、各整定値の異なる複数のリレー要素のうちか
ら１つを選択する第２の選択手段とをもうけ、第
１の選択手段による選択動作に応じて第２の選択
手段の各リレー要素を特定し、かつ、これらを
夫々アドレス値として出力することにより、整定
操作部からの整定値を対応させて整定し得るよう
構成したので、整定対象が極めて多数の場合であ
つてもデジタルリレーの整定部を小型にできるば
かりでなく、整定操作を明瞭にすることができ、
整定ミスを防止し得るデジタル保護継電器を提供
できる。

【図面の簡単な説明】

第１図は従来のデジタルリレーの構成図、第２
図は本発明によるデジタル保護継電器の整定部の
一実施例構成図、第３図は記憶部における整定値
とアドレスとの組合せ図、第４図は他の実施例構
成図、第５図は記憶部における整定値とアドレス
との組合せ図、第６図は更に他の実施例構成図、
第７図は記憶部における整定値とアドレスとの組
合せ図、第８図は更に他の実施例構成図、第９図
は記憶部における整定値とアドレスとの組合せ図
である。１……フイルター、２……サンプルホールド回
路、３……マルチプレクサ、４……アナログ・デ
ジタル交換回路、５……ダイレクトメモリアクセ
ス制御回路、６……演算処理装置、７，７Ａ，７
Ｂ，７Ｃ，７Ｄ……整定部、９，９Ａ，９Ｂ，９
Ｃ……第１の選択手段、１０，１０Ａ，１０Ｂ，
１０Ｃ……第２の選択手段、１１，１１Ａ，１１
Ｂ，１１Ｃ，１１Ｄ，１１Ｅ……マルチプレク
サ、１２……記憶部、１３……整定操作部、１４
……書込みスイツチ。

Claims

【特許請求の範囲】１複数の電力系統設備毎に異なる整定値が整定
される複数のリレー要素と、前記電力系統設備の
全て若しくはその一部を保護するために同一整定
値が整定される少なくとも一つの共通リレー要素
と、前記各リレー要素に対して整定値を設定する
整定部と、各リレー要素の選択に応じて整定部か
らの出力を記憶する記憶部と、前記記憶部に対し
て整定値を書込むための書込みスイツチと、前記
各リレー要素の内から一つのリレー要素を選択し
て記憶部内の該当番地に書込むためのアドレス信
号を出力する第１の選択手段及び第２の選択手段
とからなるデジタル保護継電器において、前記第
１の選択手段が有する整定対象としての電力系統
設備の選択手段及び前記電力系統設備に共用され
る共通リレー要素の選択手段と、前記第２の選択
手段が有する各電力系統設備毎に整定値を異にす
る複数のリレー要素の選択手段と、第１の選択手
段によつて共通リレー要素が選択されたとき第２
の選択手段にある整定値を異にする複数のリレー
要素の選択出力を阻止する手段と、第１及び第２
の選択手段からの出力を符号化して記憶部に出力
する手段とを夫々そなえ、第１の選択手段によつ
て特定の電力系統設備又は共通リレー要素が選択
されたとき第２の選択手段による各リレー要素の
選択を可能とするか、又は各リレー要素の選択出
力を阻止することを特徴とするデジタル保護継電
器。２複数の電力系統設備毎に異なる整定値が整定
される複数のリレー要素と、前記電力系統設備の
全て若しくはその一部を保護するために同一整定
値が整定される少なくとも一つの共通リレー要素
と、前記各リレー要素に対して整定値を設定する
整定部と、各リレー要素の選択に応じて整定部か
らの出力を記憶する記憶部と、前記記憶部に対し
て整定値を書込むための書込みスイツチと、前記
各リレー要素の内から一つのリレー要素を選択し
て記憶部内の該当番地に書込むためのアドレス信
号を出力する第１の選択手段及び第２の選択手段
とからなるデジタル保護継電器において、前記第
１の選択手段が有する整定対象としての電力系統
設備の選択手段と、前記第２の選択手段が有する
各電力系統設備毎に整定値を異にする複数のリレ
ー要素の選択手段及び前記各電力系統設備に共用
される共通リレー要素の選択手段と、第１の選択
手段によつて所定の電力系統設備が選択されたと
き第２の選択手段にある共通リレー要素の選択出
力を導出する手段と、前記第２の選択手段からの
出力に応答する表示手段と、前記第１及び第２の
選択手段からの出力を符号化して記憶部に出力す
る手段とを夫々そなえ、前記第１の選択手段によ
つて特定電力系統設備が選択されたとき第２の選
択手段による共通リレー要素及び他のリレー要素
の選択が可能となると共に表示されることを特徴
とするデジタル保護継電器。３複数の電力系統設備毎に異なる整定値が整定
される複数のリレー要素と、前記電力系統設備の
全て若しくはその一部を保護するために同一整定
値が整定される少なくとも一つの共通リレー要素
と、前記各リレー要素に対して整定値を設定する
整定部と、各リレー要素の選択に応じて整定部か
らの出力を記憶する記憶部と、前記記憶部に対し
て整定値を書込むための書込みスイツチと、前記
各リレー要素の内から一つのリレー要素を選択し
て記憶部内の該当番地に書込むためのアドレス信
号を出力する第１の選択手段及び第２の選択手段
とからなるデジタル保護継電器において、前記第
１の選択手段が有する整定対象としての電力系統
設備の選択手段及び前記電力系統設備に共用され
る共通リレー要素の選択手段と、第２の選択手段
が有する各電力系統設備毎に整定値を異にする複
数のリレー要素の選択手段と前記各電力系統設備
毎に共用される共通リレー要素の選択手段と、前
記第１の選択手段によつて、いずれかの電力系統
設備が選択されたとき第２の選択手段にもうけた
整定値を異にする各リレー要素を選択して表示す
る手段と、前記第１の選択手段によつて共通リレ
ー要素が選択されたとき第２の選択手段にもうけ
た共通リレー要素を選択して表示する手段と、前
記第１及び第２の選択手段からの出力を符号化し
て記憶部に出力する手段とを夫々そなえ、第１の
選択手段によつて特定電力系統設備又は共通リレ
ー要素が選択されたとき第２の選択手段による各
リレー要素と共通リレー要素の選択が可能となる
と共に表示されることを特徴とするデジタル保護
継電器。４複数の電力系統設備毎に異なる整定値が整定
される複数のリレー要素と、前記電力系統設備の
全て若しくはその一部を保護するために同一整定
値が整定される少なくとも一つの共通リレー要素
と、前記各リレー要素に対して整定値を設定する
整定部と、各リレー要素の選択に応じて整定部か
らの出力を記憶する記憶部と、前記記憶部に対し
て整定値を書込むための書込みスイツチと、前記
各リレー要素の内から一つのリレー要素を選択し
て記憶部内の該当番地に書込むためのアドレス信
号を出力する第１の選択手段及び第２の選択手段
とからなるデジタル保護継電器において、前記第
１の選択手段が有する整定対象としての電力系統
設備の選択手段及び前記電力系統設備に共用され
る共通リレー要素の選択手段と、前記第２の選択
手段が有する各電力系統設備毎に整定値を異にす
る複数のリレー要素の選択手段と、前記第１の選
択手段にある共通リレー要素が選択されたとき第
２の選択手段にある共通リレー要素の選択出力を
導出する手段とを夫々そなえ、前記第１の選択手
段によつて特定電力系統設備又は共通リレー要素
が選択されたとき第２の選択手段による各リレー
要素の選択が可能となり、かつ前記第１及び第２
の選択手段からの出力が直接記憶部に導入される
ことを特徴とするデジタル保護継電器。