JPS59178685A - 半導体記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、メモリセルからデータを読み出すのに先立
ちビット線あるいはデータ入出力線をプリチャージもし
くはイコライズするようにした半導体記憶回路に関する
。

〔発明の技術的背景とその問題点〕

１対のビット線を有する従来のスタティック型のメモリ
では、各メモリセルからデータを読み出す場合に読み出
しに先立ってまず１対のビット線のプリチャージが行な
われる。

第１図は上記従来のスタティック型メモリの構成を示す
回路図であシ、メモリセルからのデータ読み出しは第２
図のタイミングチャートのように行なわれる。

甘ず、アドレスが変化すると、このうちの列アドレス変
化がトランジションディテクタ１１で検出されてこのト
ランジションディテクタ１１から検出パルスＰＤが出力
される。次にこの検出ノクルスＰＤの反転／４’ルス「
下によす、１対のビット線１２．１３と電源電圧Ｖｃｃ
印加点との間に挿入されているプリチャージ用のＭＯＳ
ＦＥＴ　１４　、１５寮それぞれがオンされて、１対の
ビット線１２．１３がプリチャージされ、初期化が有力
われる。ビット線１２．１３のプリチャージ終了後、列
アドレスが入力する列デコーダ１６ｋによってワード線
１７が選択駆動される。ワード線１７が駆動されると、
メモリセル互」内の１対のトランスファゲート２１゜２
２がそれぞれオンされ、これによシ１対のインバータ２
３．２４で構成されているフリ、プフロッゾ回路２５で
予め記憶されているデータがトランスファダート２１，
２２それぞれを介して１対のビット線１２．１３に読み
出される。

この後、予めそれぞれ６１”レベル（ｉｌ［ｉ圧ｖｃｏ
）にプリチャージされていたビット線１２゜１３は、メ
モリセル２０からの読み出しデータに対応していずれか
一方が′０”レベル（基準電圧■８８　）に向って放電
される。この放電の途中で、前記トランジションディテ
クタ１１か°らの検出パルスＰＤが入力されるセンスア
ンプ制御回路２６によシ、センスアンプ考１が作動され
る。すると１対のビット線１２．１３相互間の電位差が
急速に拡大され、一方のビット線１３におけるデータが
この後、列アドレスに基づいて選択され読み出しデータ
として出力される。

第３図は列アドレスの変化を検出する第２図中のトラン
ジションディテクタ１１の具体的構成を示す回路図であ
る。

トランジションディテクタ１１は、複数ビットの各アド
レスの変化を検出してパルス信号を発生する複数の検出
部３１と、各検出部３ノからのパルス信号のＮＯＲ論理
信号を得る負荷用のＭＯＳＦＥＴ　３２および駆動用の
複数のＭＯ８Ｆ’ＥＴ　３３からなる論理回路３４と、
この論理回路３４の出力信号を反転して上記検出ノ４ル
スＰＤを得るインバータ３５とから構成されている。

第１図の従来回路では上記したように、アドレスの変化
を検出して検出ノぐルスＰＤを作シ、このノ４ルスＰＤ
を用いてメモリサイクルの先頭で一対のビット線１２．
１３の初期什を行ない、この後、メモリセル２０からの
データ読み出しを行かつている。すなわち、データの読
み出しは１対のビット線ｉｚ、ｉｓが初期化された後で
なければ行々見ない。このような従来回路において、ア
ドレスが変化した後から、データが外部に出力されるま
での典型的なアクセス時間をたとえば７０　ｎ１１．と
すれば、１対のビット線１２．１３のプリチャージに要
する時間はたとえば約１０　ｎＳ、必要となシ、アクセ
ス時間の約５− １５チをも占める。このように従来のメモリでは、メモ
リサイクルの先頭でプリチャージを行なうためにアクセ
ス時間が長くかかシ、この結果、アクセス時間を短縮し
て高速化を図ることは容易では外い。

また上記ビット線１２．１３には大きな負荷容量が存在
している。このため、プリチャージを上記約１０　ｎＳ
、の期間で行なおうとすれば、前記プリチャージ用のＭ
ＯＳＦＥＴ　１４　、１５それぞれの電流駆動能力を高
くする必要がある。するとこの両ＭＯ８ＦＥＴ　１４　
、１５には大きなピーク電流が流れ、場合によっては１
００ｍＡを越す大電流が流れることがある。このピーク
電流は種々の誘導効果を及ぼし、メモリ内部で雑音が発
生する原因となる。すなわち、従来のメモリは誤動作が
発、生し易く表る。

第４図は従来の他のスタティック型メモリの構成を示す
回路図である。第１図に示す回路はデータ読み出しに先
立って１対のビット線のプリチャージを行なう方式のも
のであるが、この６一 第４図のものは１対のビット線は負荷素子によって常時
パ１”レベルに保持しておき、メモリサイクルの先頭で
１対のビット線の電位を同電位に設定し、この後、デー
タ読み出しを折力うようにした方式のものである。この
メモリでは、１対のビット線１２．１３およびこのビッ
ト線１２．１３に読み出されるデータが伝えられる１対
のデータ入出力線４１．４２は、常時オン状態にされる
負荷用のＭＯＳＦＥＴ　４３〜４６それぞれによって“
１”レベルに保持されている。そしてトランジションデ
ィテクタ１１から検出ノぐルスＰＤが出力されると、１
対のビット線１２゜１３相互間および１対のデータ入出
力線４１゜４２相互間にそれぞれ挿入されている短絡用
のＭＯＳＦＥＴ　４７　、４８が前記反転ノぐルスＰＤ
によジオンされる。これによりビット線１２．１３問お
よびデータ入出力線４１．４２間の電位が同電位に平衡
化（イコライズ）され、初期化が行なわれる。この後は
第１図回路の場合と同様に、列デコーダ１６Ａによって
ワード線１７が選択駆動されてメモリセル２０から１対
のビット線１２．１３にデータが読み出され、さらにこ
のデータ読み出しの途中でセンスアンプ４９が作動され
て１対のデータ入出力線４１．４２にデータが伝えられ
る。そしてこの後は、図示しないメインアンプおよび出
力バッファを介してデータが出力される。

このようなメモリでも、データの読み出しはメモリサイ
クルの先頭で１対のビット線１２゜１３およびデータ入
出力線４１．４２を初期化してから行なうようにしてい
る。このため、アクセス時間は必らず、初期化に要する
時間を含んでおシ、第１図回路の場合と同様にアクセス
時間を短縮して高速化を図ることは容易ではない。

〔発明の目的〕

この発明は上記のような事情を考慮してなされたもので
あシ、その第１の目的は、データ読み出し時におけるア
クセス時間を短縮化することによって高速動作が可能な
半導体記憶回路を提供することにある。

さらにこの発明の第２の目的は、データ読み出しに先立
ってビット線のプリチャージを行々う場合にピーク電流
の値を大幅に低下させて、誤動作が生じ々い半導体記憶
回路を提供することになる。

〔発明の概要〕

この発明によれば、メモリセルから読み出されたデータ
を所定のタイミングで保持するとともに、メモリセルか
らのデータ読み出し後に同じメモリサイクル内でビット
線およびデータ入出力線の少なくともいずれか一方の電
位の初期化を折力うようにした半導体記憶回路が提供さ
れている。

〔発明の実施例〕 以下図面を参照してこの発明の一実施例を説明する。第
５図はこの発明に係る半導体記憶回路を前記第１図に示
すものと同様のスタティック型メモリに実施した場合の
構成を示す回路図である。

９− 図において横方向および縦方向それぞれに複数のメモリ
セル２０がマトリクス状に配列されている。これら各メ
モリセルＬ１それぞれは図示しないが従来と同様に、２
個のトランスファゲート２１．２２および２個のインバ
ータ２３゜２４から構成されているフリップフロップ回
路２５を備えている。上記メモリセルＱのうち各縦方向
１列に配列されているものは、複数の各１対のビット線
１２．１３のうち対応するものに共通接続されている。

そして上記各１対のビット線１２．１３それぞれの一端
には前記１対のプリチャージ用のＭＯＳＦＥＴ　１４　
、１５それぞれが接続されておシ、また各１対のビット
線１２．１３の他端には前記センスアンプ２７それぞれ
が接続されている−０さらに上記各１対のビット線１２
．１３の他端は、行選択用の各１対のＭＯＳＦＥＴ　５
１　、５２それぞれを介して、１対のデータ入出力線５
３．５４に接続されている。

上記行選択用の各１対のＭＯＳＦＥＴ５１　、５２のダ
ートには、行アドレスをデコードする行デコ一１０− ダ５５からの出力信号によって選択駆動される複数の行
選択線５６のうち対応する１つの線の信号が並列的に入
力される。一方、上記メモリセル２０のうち各横方向に
１列に配列されているものは、複数のワード線１７のう
ち対応するものにそれぞれ共通接続されている。上記複
数のワード線１７は、列アドレスをデコードする列デコ
ーダ１６からのデコード出力信号が入力する列デコーダ
バッファ５７によっていずれか１本が選択駆動されるよ
うになっている。

上記１対のデータ入出力＠５３，５４にも上記各１対の
ビット線１２．１３と同様に、プリチャージ用の１対の
ＭＯＳＦＥＴ　５８　、５９が接続されている。さらに
このデータ人出線５３．５４には、前記各メモリセル２
０にデータを書き込む場合の入力データを発生する入力
回路６０の出力端が接続されており、また各メモリセル
２０から読み出されたデータをいったん記憶する出力回
路６１の入力端が接続されている。

また、第５図において１１は従来と同様のトランジショ
ンディテクタであシ、列アドレスの変化を検出して検出
パルスＰＤを出力する。この検出ノ４ルスＰＤはセンス
アンプ制御回路６２およびプリチャージ制御回路６３に
並列的に供給される。上記センスアンプ制御回路６２は
、供給される検出ノ４ルスＰＤに応じて、前記センスア
ンプ２７の動作を制御するだめのセンスアンプ制御信号
ＳＣを発生する。この制御信号ＳＣは前記センスアンプ
だに供給されるとともに上記プリチャージ制御回路６３
に供給される。プリチャージ制御回路６３は、供給され
る検出Ａ’ルスＰＤおよびセンスアンプ制御信号ＳＣに
応じて、前記プリチャージ用のＭＯＳＦＥＴ１４　、　
Ｊ　５　、５Ｂ　、　、５９を制御するだめのプリチャ
ージ制御信号ＰＣ″を発生し、この信号ＰＣはそれぞれ
のＭＯＳＦＥＴのｒ−）に供給される。またトランジシ
ョンディテクタ１１からの検出ノＺルスＰＤは前記列デ
コーダ１６にも供給され、この列デコーダ１６のデコー
ド動作はこの検出ノぐルスＰＩ）に応じて制御される。

次に上記のように構成された回路の動作を第６図のタイ
ミングチャートを用いて説明する。

まず、アドレスが変化すると、このうちの列アドレスの
変化がトランジションディテクタ１１で検出され、て検
出パルスＰＤが出力される。なお、上記アドレスの変化
時にプリチャージ制御信号発生回路６３から出力される
プリチャージ制御信号ＰＣは予め′０”レベルに設定さ
れているものとする。したがって、アドレスが変化して
新しいメモリサイクルが開始された直後では、各プリチ
ャージ用のＭＮＳＦＥＴ　１４　、１５　。

ｓｓ、ｓｓ（それぞれＰチャネルのもの〕はプリチャー
ジ制御信号ＰＣによってオンされる。

この結果各１対のビット線１２．１３それぞれおよび１
対のデータ入出力線５３．５４は″１”レベルに予めプ
リチャージされている。そしてこの状態でトランジショ
ンディテクタ１１からの検出パルスＰＤが″１＃レベル
に立上ると、プリチャージ制御信号発生回路６３から出
力されるプリチャージ制御信号ＰＣが１１”レベル１３
− にされる。すると、いままでオンされていた各プリチャ
ージ用のＭＯＳＦＥＴ　Ｊ　４　、１５　、５８　。

５９がオフされ、ビット線１２．１３およびデータ入出
力線５３．５４のプリチャージが停止サレル。一方、検
出ノクルスＰ　Ｄ　カ″′１″レベルに立上ることによ
シ列デコーダ１６が動作可能となシ、この後、入力列ア
ドレスに対応して列デコーダバッファ５７によシ１つの
ワード線１７が選択駆動される。これによシ、上記選択
駆動されているワード線１７に共通接続されている横１
列に配列された複数のメモリセルエム１内からデータが
読み出され、各１対のビット線１２．１３のそれぞれい
ずれか一方が６０”レベルに向って放電される。この放
電の途中で、前記トランジションディテクタ１１からの
検出パルスＰＤが所定時間遅延されかつ所定パルス幅に
設定されたセンスアンプ制御信号ＳＣがセンスアンプ制
御回路６２から出力される。そしてこの信号ＳＣが入力
すると、各センスアンプ２７が動作され、これによシ各
１対のビット線１４− １２．１３相互間の電位差が急速に拡大される。

一方、入力行アドレスに対応して行デコーダ５５により
１つの行選択＠５６が選択駆動される。これにより１対
のビット線１２．１３に接縛されている２個の行選択用
のＭＯＳＦＥＴ　５１　。

５２がオンされ、センスアンゾ２７によって拡大された
１対のビット線１２．１３のデータがデータ入出力線５
３．５４に伝えられる。すなわち、予めＭＯ８Ｆ’ＥＴ
　５８　、５９によってともに°゛１”レベルにゾリチ
ャジされているデータ入出力線５３．５４は、１対のビ
ット線１２　、１３のデータに応じていずれか一方が１
０”レベルに放電され、データの設定が行なわれる。デ
ータ入出力線５３．５４のデータ設定後、出力回路６１
はこのデータを取シ込み、保持しかつこの保持データを
図示しないメインアンプへ出力が終了しこの信号ＳＣが
１０″レベルにきれると、プリチャージ制御信号発生回
路６３によシブリチャージ制御信号ＰＣが“０”レベル
にされる。すると各ＭＯ８ＦＥＴ　１４　、１５　、５
８　、５９がオンされ、各１対のビット線１２．１３お
よびデータ入出力線５３．５４のプリチャージが再開さ
れる。どのとき、データ入出力線５８ｊ５９はＭＯＳＦ
ＥＴ　５８　、５９によってともにｔｔｌ”レベルにプ
リチャージされ、このメモリサイクルで予め読み出され
たデータは破壊されてしまうことになる。ところが、こ
のデータは出力回路６１に取り込まれ保持されているの
で、後段すなわちメインパラ’７７や出力バッファへ誤
１つだデータが伝えられる恐れはない。そしてこのプリ
チャージ後に再びアドレスが変化して新しいメモリサイ
クルが開始されると、上記と同様に１ず検出パルスＰＤ
に基づいてプリチャージが停止され、この後、新しいデ
ータの読み出しが行なわれる。

このようにこの実施例回路では、出力回路６１において
データを取多込み、保持した後に、次のメモリサイクル
でデータ読み出しを行々うためのビット線１２．１３お
よびデータ入出力１ｉＪ５３．５４のプリチャージを行
々うようにしたものである。

この結果、上記ビット線１２．１３およびデータ入出力
線５３．５４のプリチャージは、出力回路６１から出力
バッファに至るデータの流れの期間に対して並行して行
ガわれることにカシ、全体のアクセス時間は従来にくら
べて初期化すなわちシリチャージに要する時間だけ短縮
化できる。このため、従来にくらべて高速化ができる。

しかもビットｆｇＪ１２．１３およびデータ入出力線５
３．５４のプリチャージは、データが出力回路６１から
出力バッファに至るまでの期間に行ガえばよく、この期
間は一般的寿メモリでは２０　ｎ８．程度であシ、従来
の１０　ｎ８゜に対して２倍の期間となっている。この
結果、この実施例回路において、プリチャージは従来よ
りも十分に長い期間で行なうことができ、これによシブ
リチャージ用のＭＯＳＦＥＴ　１４　、１５゜５８．５
９の電流駆動能力を高くする必要がな１７− いので、これらのＭＯＳＦＥＴに大きなピーク電流が流
れることがな〈従来のような雑音による誤動作の発生を
防止することができる。

第７図（Ａ）　、　（Ｂ）はそれぞれ第５図中の出力回
路６１の具体的構成を示す回路図である。第７図（４）
のものは２個のＮＡＮＤダート７１．７２からなるフリ
ップフロップ回路によって出力回路６１が構成されてい
る。そして一方のＮＡＮＤゲート２１の１つの入力端は
一方のデータ入出力線５３に、他方のＮＡＮＤゲート７
２の１つの入力端は他方のデータ入出力線５４にそれぞ
れ接続され、一方のＮＡＮＤダート７１の出力信号が保
持データとして出力される。この出力回路６１において
、１対のデータ入出力線５３．５４がそれぞれ′１”レ
ベルにプリチャージされているときに、たとえば一方の
ＮＡＮＤダート７１の出力信号が６０＃レベル、他方の
ＮＡＮＤゲート７２の出力信号が″′１＃レベルにそれ
ぞれ設定されるとする。次に１つのメモリセル２０から
データが読み出され、この結果、一方のデータ入出力線
１８− ５３が放電されて“０”レベルになったとすると、ＮＡ
ＮＤゲート７１．７２の出力信号はそれぞれ１１″ルベ
ル、０”レベルに反転する。そしてこの後、プリチャー
ジが行なわれて”０”レベルに放電されたデータ入出力
線５３が再び′１”レベルに設定されても、　ＮＡＮＤ
ゲート７１にはＮＡＮＤゲート７２から６０”レベル信
号が入力しているので、ＮＡＮＩＩ”−ドア　１　、７
２の出力信号は反転しない。すなわち、これにより出力
回路６１は、プリチャージ前に取）込んだデータをプリ
チャージ期間にも安定に保持することになる。そして出
力回路６１の保持データが変化するのは、この後に他の
メモリセル２０から読み出されたデータに応じて他方の
データ入出力線５４が′Ｏ”レベルに放電されるときで
ある。

第７図（Ｂ）のものは、クロックドインバータ８１と、
インバータ８２およびこのインバータ８２に対して逆並
列接続されているクロックドインバータ８３からなるラ
ッチ回路８４とを備えた１ビツトシフトレジスタによっ
て構成されている。この出力回路６１の両クロックドイ
ンバータＥｌ　、８３に供給される同期信号ＣＬ。

ＣＬは第８図に示すような回路によって作られる。すな
わち、一方の同期信号ＣＬは、前記センスアンプ制御信
号ＳＣを所定期間遅延する直列接続された偶数個のイン
バータからなる遅延回路８４からの遅延出力信号ＳＣ′
と遅延される前の信号ＳＣとが入力するＮＯＲゲート８
５の出力信号として得られ、他方の同期信号ＣＬは上記
信号瓦を反転す兄インバータ８６の出力信号として得ら
れる。なお、第９図に第８図回路のタイミングチャート
を示す。

第１０図は前記第５図中のプリチャージ制御回路６３の
具体的構成の１例を示す回路図である。この回路６３は
前記検出パルスＰＤと信号ＳＣとから前記第６図に示す
よう々タイミングのプリチャージ制御信号ＰＣを発生す
るものであシ、検出ｔ４ルスＰＤをセット入力としかつ
信号ＳＣの反転信号ττをリセット入力とする立上り同
期型のセット・リセット形フリップフロップによシ構成
されている。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能である。たとえば上記実施例回路では
各１対のビット線１２　、１３それぞれをプリチャージ
するＭＯＳＦＥＴ　１４　、１５と、１対のデータ入出
力線５３．５４をプリチャージするＭＯＳＦＥＴ　５８
　、５９とを、プリチャージ制御回路６３から出力され
るプリチャージ制御信号ＰＣによってともに制御する場
合について説明したが、これは異なる信号によって制御
するようにしてもよい。さらに上記実施例回路では、各
１対のビット線１２．１３および１対のデータ入出力線
５３．５４それぞれをデータ読み出しに先立って″１１
＃レベルにプリチャージする方式のメモリに実施した場
合について説明したが、これは前記第４図に示すように
各１対のビット線および１対のデータ入出力線を同電位
にイコライズする方式のものに実施できることはいう壕
でもない。そしてこの方式のもの２１− にこの発明を実施した場合にも、全体のアクセス時間は
イコライズに要する時間だけ従来にくらべて短縮化でき
、これによって高速化が可能と々る。しかもこの方式の
場合、従来では高速にアドレス変化の検出およびイコラ
イズを行なわなければならないが、この発明では上記プ
リチャージを行なう方式のものと同様に両動作は十分な
時間的余裕をもって行なうことができるため、上記制限
は容易に取シ除くことができ、回路設計を容易に行なう
ことができるという効果もある。

さらに上記実施例ではこの発明をＣＭＯ８構成ト のリードラインメモＩＪ　（ＲＡＭ　）に実施した場合
について説明したが、単一チャネル構成のＲＡＭやＲＯ
Ｍ　（リード専用メモリつにも同様に実施できることは
いうまでもない。

〔発明の効果〕

以上説明したようにこの発明によれば、データ読み出し
時におけるアクセス時間を短縮して高速動作が可能な半
導体記憶回路を提供すると２２− とができ、特にデータ読み出しに先立ってビット線のプ
リチャージを行なう場合にピーク電流の値を大幅に低下
させて誤動作が生じない半導体記憶回路を提供すること
ができる。

【図面の簡単な説明】

第１図は従来のスタティック型メモリの回路図、第２図
はそのタイミングチャート、第３図は第１図回路の一部
分の具体的構成を示す回路図、第４図は従来の他のスタ
ティック型メモリの回路図、第５図はこの発明の一実施
例を示す回路図、第６図はそのタイミングチャート、第
７図は第５図回路の一部分の具体的構成を示す回路図、
第８図は第７図回路で用いられる同期信号を発生するた
めの回路例を示す回路図、第９図は第８図回路のタイミ
ングチャート、第１０図は第５図回路の他の部分の具体
的構成を示す回路図である。 １ノ・・・トランジションディテクタ、１２゜１３・・
・ビットＷ４％１４．１５・・・ビット線ノリチャージ
用のＭＯＳＦＥＴ、　１６・・・列デコーダ、１７・・
・ワード線、２０・・・メモリセル、２７・・・センス
アンプ、５１．５２・・・行選択用のＭＯＳＦＥＴ　、
　５３　。 ５４・・・データ入出力線、５５・・・行デコーダ、５
６・・・行選択線、５７・・・列デコーダバッファ、５
８．５９・・・データ入出力線プリチャージ用のＭＯＳ
ＦＥＴ、　ｅ　ｏ・・・入力回路、６１・・・出力回路
、６２・・・センスアンプ制御回路、６３・・・プリチ
ャージ制御回路。 出願人代理人　　弁理士　鈴　江　武　彦犀 ４７

Claims (3)

【特許請求の範囲】
1. （１）　ｉ７数のメモリセル、これらメモリセルに結合
   されるビット線、複数のビット線がスイッチ手段を介し
   て結合され、るデータ入出力線とを備え、１つのメモリ
   ザイクルにおいて上記メモリセルからデータを読み出す
   とともにデータ読み出しに際して上記ビット線およびデ
   ータ入出力線の少々くともいずれか一方の電位の初期化
   を１回行々うようにした半導体記憶回路において、上Ｒ
   己メモリセルから読み出され上記ビット線およびデータ
   入出力線に直次伝達される読み出しデータを所定のタイ
   ミングで保持する手段と、上記メモリセルからのデータ
   読み出し後に同じメモリサイクル内で上記ビット線およ
   びデータ入出力線の少々くともいずれか一方の電位の初
   期化を行なう初期化手段とを設けたことを特徴とする半
   導体記憶回路。
2. （２）初期化手段が、ビット線あるいはデータ入出力線
   を所定電位にプリチャージするスイッチング素子である
   特許請求の範囲第１項に記載の半導体記憶回路。
3. （３）’ツ）線あるいはデータ入出力線は１対設けられ
   、初期化手段が１対のビット線あるいはデータ入出力線
   を同電位にイコライズするスイッチング素子である特許
   請求の範囲第１項に記載の半導体記憶回路。