JPH02161718A - エピタキシャル層を形成する方法 - Google Patents
エピタキシャル層を形成する方法Info
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- JPH02161718A JPH02161718A JP1191228A JP19122889A JPH02161718A JP H02161718 A JPH02161718 A JP H02161718A JP 1191228 A JP1191228 A JP 1191228A JP 19122889 A JP19122889 A JP 19122889A JP H02161718 A JPH02161718 A JP H02161718A
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- H10P14/3202—Materials thereof
- H10P14/3214—Materials thereof being Group IIIA-VA semiconductors
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- H10P14/3251—Layer structure consisting of three or more layers
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- H10P14/3421—Arsenides
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- Recrystallisation Techniques (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｌｌ」」日ＬＬ九１
この発明は半導体材料及び装置の成長、更に具体的に云
えば、シリコン上の砒化ガリウムの様なヘテロエピタキ
シャル成長並びにこの様なヘテロ構造内の装置に関する
。
えば、シリコン上の砒化ガリウムの様なヘテロエピタキ
シャル成長並びにこの様なヘテロ構造内の装置に関する
。
従来の技 び Ｊ
シリコン基板の上に品質の高い砒化ガリウム（ＧａＡＳ
）又はその他の石−Ｖ族化合物半導体を成長させること
が、高級な半導体装置の製造にとって望ましい目標と認
識されている。こうｉう材りの組合せの具体的な利点は
、シリコン基板上の＾い電子移動度及び光学的な活性、
並びにＧａＡｓ基板を用いて達成し得るよりも改善され
た機械的な強度及び熱伝導度を自する＜３ａＡｓが利用
できることである。更に、シリコン上に品質の高いＧａ
ＡＳを成長させると、ａｍな電子部品の為に、ＧａＡＳ
及びシリコン装置をモノリシックに集積する可能性が得
られ４゜多数の研究者が、シリコン基板上に製造した高
級な（３ａＡｓ装置と、シリコン及びＧａＡＳ装置を首
尾良く一緒に集積したことを既に発表している。
）又はその他の石−Ｖ族化合物半導体を成長させること
が、高級な半導体装置の製造にとって望ましい目標と認
識されている。こうｉう材りの組合せの具体的な利点は
、シリコン基板上の＾い電子移動度及び光学的な活性、
並びにＧａＡｓ基板を用いて達成し得るよりも改善され
た機械的な強度及び熱伝導度を自する＜３ａＡｓが利用
できることである。更に、シリコン上に品質の高いＧａ
ＡＳを成長させると、ａｍな電子部品の為に、ＧａＡＳ
及びシリコン装置をモノリシックに集積する可能性が得
られ４゜多数の研究者が、シリコン基板上に製造した高
級な（３ａＡｓ装置と、シリコン及びＧａＡＳ装置を首
尾良く一緒に集積したことを既に発表している。
シリコン上のへテロエピタキシャルＱａＡｓに基づく装
置の構造を構成する時のｍ要な一つのｆｉｉｌ＋豹は、
２種類の材料の格子パラメータに４．１％の差があるこ
とであった。この格子の不整合が、ヘテロ界面に合わさ
らない転位の網目が形成されることである。典型的なエ
ピタキシセル成長条件の下では、こう云う合わさらない
欠陥の可成りの割合が、界面から、後で装置を製造する
ＧａＡＳ領域まで糸状に伸びる。シリコン上ＧａＡｓ技
術の実現の重大な制約となったの１．！、この様に伸び
る糸状の転位（これは再結合及び散乱の中心として作用
し得る）が存在したことである。
置の構造を構成する時のｍ要な一つのｆｉｉｌ＋豹は、
２種類の材料の格子パラメータに４．１％の差があるこ
とであった。この格子の不整合が、ヘテロ界面に合わさ
らない転位の網目が形成されることである。典型的なエ
ピタキシセル成長条件の下では、こう云う合わさらない
欠陥の可成りの割合が、界面から、後で装置を製造する
ＧａＡＳ領域まで糸状に伸びる。シリコン上ＧａＡｓ技
術の実現の重大な制約となったの１．！、この様に伸び
る糸状の転位（これは再結合及び散乱の中心として作用
し得る）が存在したことである。
シリコン上ＱａＡｓの様な格子の不整合のある半導体で
糸状に伸びる転位が伝搬することを無くす”か又は抑制
する多数の６式が報告されている。
糸状に伸びる転位が伝搬することを無くす”か又は抑制
する多数の６式が報告されている。
その内の注目すべきものは、欠陥４！：減少する為の成
長後の熱焼鈍Ｃある。 ５０ Ａｌ）ｌ）１． Ｐ
ｈｙｓｌｅｔｔ、誌 ３１ （１９８７年）所載の、ノ
、Ｗ、り外の論文、同じ５０ Ａｔ）１１１１．
Ｆ）ｈｙｓ、 ＬＯｔｔ誌 ９９２ （１９８７年）
所載のブ」イ外の論文参照。／Ｉ！１支摂の焼鈍自体（
ま、シリコン基板−［のＧ ａ Ａ ８層の入域的な欠
陥を減少するのに有効であることがルＩ明されている。
長後の熱焼鈍Ｃある。 ５０ Ａｌ）ｌ）１． Ｐ
ｈｙｓｌｅｔｔ、誌 ３１ （１９８７年）所載の、ノ
、Ｗ、り外の論文、同じ５０ Ａｔ）１１１１．
Ｆ）ｈｙｓ、 ＬＯｔｔ誌 ９９２ （１９８７年）
所載のブ」イ外の論文参照。／Ｉ！１支摂の焼鈍自体（
ま、シリコン基板−［のＧ ａ Ａ ８層の入域的な欠
陥を減少するのに有効であることがルＩ明されている。
然し、現時点では、装置を劣化させる様な糸状の転位の
密度を下げる点て・ので−の効果を判Ｉ！１ｉｉＪるｆ
−タが不十分である。
密度を下げる点て・ので−の効果を判Ｉ！１ｉｉＪるｆ
−タが不十分である。
同様に、米国特許用４，６３２．７１２号では糸状の転
位のトラップにする為に、ＧａＡＳの成長を中断してい
る。この代りに、多数の研究前が、転位を制ｍ＋ηる為
に、成長過程の間組成又は熱１ノイクルの超格子を使う
ことをｌｉｌ’ｆ究している１、１９８６年Ｑ ａ ／
’１１ Ｓ及び関連化合物の国際シンポジウムルシ録１
１１（１９８７年）所載のＪ、Ｗ、りの論文、２６（］
本本川用物理学会誌Ｌ、、５３６（１９１３７年）所載
の４．ツガ外の論文、５０Δ旧＋１． Ｐｂｙｓ、
１．−ｅｔｔ、ｕ ４０７ （１９Ｂ
７年）所載のＲ，Ｄ、デコビ：Ｊイ外の論文参照。こう
云う文献から、中間の超格子の主な効果は、（熱サイク
ル形の層の場合は熱効宋により、又は化学的な超格子の
場合は格子の拡張によって）、歪みの場を加えて、糸状
の転位を反らせ、それらがへ１口界面に対して斜めＣは
なく、それと平行に伝限り−る傾向を持つ様にすること
であると思われる。。
位のトラップにする為に、ＧａＡＳの成長を中断してい
る。この代りに、多数の研究前が、転位を制ｍ＋ηる為
に、成長過程の間組成又は熱１ノイクルの超格子を使う
ことをｌｉｌ’ｆ究している１、１９８６年Ｑ ａ ／
’１１ Ｓ及び関連化合物の国際シンポジウムルシ録１
１１（１９８７年）所載のＪ、Ｗ、りの論文、２６（］
本本川用物理学会誌Ｌ、、５３６（１９１３７年）所載
の４．ツガ外の論文、５０Δ旧＋１． Ｐｂｙｓ、
１．−ｅｔｔ、ｕ ４０７ （１９Ｂ
７年）所載のＲ，Ｄ、デコビ：Ｊイ外の論文参照。こう
云う文献から、中間の超格子の主な効果は、（熱サイク
ル形の層の場合は熱効宋により、又は化学的な超格子の
場合は格子の拡張によって）、歪みの場を加えて、糸状
の転位を反らせ、それらがへ１口界面に対して斜めＣは
なく、それと平行に伝限り−る傾向を持つ様にすること
であると思われる。。
４ Ｊ、 Ｖａｃ、 ＳＣｉ、 １−ｅｃｈ、誌
Ａ２２００（１９８６年）所載のスジラツジ外の論文
参照。
Ａ２２００（１９８６年）所載のスジラツジ外の論文
参照。
第１図は、へ−７−０界面の点△から始まり、超格子内
の点Ｂに伝搬し、超格子を辿って点Ｃに至り、その後Ｇ
ａΔＳの中を表面の点１〕まで伝搬を続【ｊる糸状の転
位を示す商略側面断面図である。転位を超格子内で消滅
させるか、或いは超格子内を良い距離に頁って伝搬させ
る（点［３から点Ｃまでの距離）と、転移は実効的に表
面に形成される装置から遠さ番ノられ（いる。然し、転
位の可成りの９１合が、超格子内に約１０乃至２２μｍ
程洩伝搬し、７Ｍ柊的に表面に達Ｊると思われる。
の点Ｂに伝搬し、超格子を辿って点Ｃに至り、その後Ｇ
ａΔＳの中を表面の点１〕まで伝搬を続【ｊる糸状の転
位を示す商略側面断面図である。転位を超格子内で消滅
させるか、或いは超格子内を良い距離に頁って伝搬させ
る（点［３から点Ｃまでの距離）と、転移は実効的に表
面に形成される装置から遠さ番ノられ（いる。然し、転
位の可成りの９１合が、超格子内に約１０乃至２２μｍ
程洩伝搬し、７Ｍ柊的に表面に達Ｊると思われる。
最近の研究では、基板に二酸化シリコン又は窒化シリコ
ンの８ｉな材料のマスクでパターンを定める時、シリコ
ン基板のトにＧａＡｓのアイランドを選択的に■ビラ４
−シｔ・ルに成長させることが可能であることが分った
。シリ−１，ンは約１＃ｌＩ平方の聞［−１を介して露
出する。 ５１ Ａｐｐｌ、 Ｐｈｙｓ。
ンの８ｉな材料のマスクでパターンを定める時、シリコ
ン基板のトにＧａＡｓのアイランドを選択的に■ビラ４
−シｔ・ルに成長させることが可能であることが分った
。シリ−１，ンは約１＃ｌＩ平方の聞［−１を介して露
出する。 ５１ Ａｐｐｌ、 Ｐｈｙｓ。
ｌ ｅｔｔ、誌 ６３７ （１９８７年）所載のマツチ
外の論文、６ Ｊ 、 Ｖａｃ、 ３ｃｉ、 Ｔ
ｅｃｈ、誌 Ｂ６９９ （１９８８年）所載のマツチ外
の論文参照。
外の論文、６ Ｊ 、 Ｖａｃ、 ３ｃｉ、 Ｔ
ｅｃｈ、誌 Ｂ６９９ （１９８８年）所載のマツチ外
の論文参照。
パターン決めされた■ビタキシャル層に対する成長後の
焼鈍の効果は劇的であることが分った。全体的な欠陥の
密度を下げる他に、成長後の焼鈍は、パターン決めマス
クの上に本来成長させた多結晶Ｇ ａ Ａ Ｓの固体再
結晶を駆仙して、中結晶アイランドを約１乃至２μＩｎ
、延良させることが観測され／、： 。
焼鈍の効果は劇的であることが分った。全体的な欠陥の
密度を下げる他に、成長後の焼鈍は、パターン決めマス
クの上に本来成長させた多結晶Ｇ ａ Ａ Ｓの固体再
結晶を駆仙して、中結晶アイランドを約１乃至２μＩｎ
、延良させることが観測され／、： 。
更に、シリ−コン・メリー十のＧ ａ Ａ Ｓの成長は
、−層小さいメサを用いて実証され、欠陥密度が一層低
くなった。５２ Ａｐｐｌ、 Ｐ ＭＳ、 Ｌ ｅ
ｔｔ、誌１４９６ （１９８８年）所載のＦ、ノイツツ
ジ■ラルド外の論文参照。
、−層小さいメサを用いて実証され、欠陥密度が一層低
くなった。５２ Ａｐｐｌ、 Ｐ ＭＳ、 Ｌ ｅ
ｔｔ、誌１４９６ （１９８８年）所載のＦ、ノイツツ
ジ■ラルド外の論文参照。
然し、公知の方法は、シリコン上に１ビタキ−シＩＩル
に成長させたＧａＡＳに対し、受入れることができない
程高い糸状転位密度を依然として持っている。
に成長させたＧａＡＳに対し、受入れることができない
程高い糸状転位密度を依然として持っている。
問題点を解決するための び
この発明はへテロ界面に転位を吸収する格子を含むヘテ
【コエビタギシ１フル基板、その土、に製造した装置及
びそのＭ汰を提供する。
【コエビタギシ１フル基板、その土、に製造した装置及
びそのＭ汰を提供する。
割−員−１
第１の実施例のへテロエビタ４：シャル構造全体を１０
０で示して、第２図に簡略側面所面図で示しである。こ
れは、シリコン基板１０２、二酸化シリコン格子１０４
、厚さ５００人のＧａＡｓバツノアｍ１０６、夫々厚さ
５０人のＡｊ Ｇａ Ａｓ及びＱａΔｓｊｌを５
ｇ交互ｘ １−ｘ に設けた周期の短い超格子１０８、及び厚さ２．０ミク
ロンのＧａＡｓ１ｌｉ５１１０を含む、ＭＥＳＦＥＴ及
びＪＦＥＴの様な能動装ｄをＧａＡＳ層１１層内１０内
することができ、或いは１１１０は、ＧａＡＳｌｆ及び
ＡＪＩ Ｇａ ＡＳＩのｘ １−ｘ 両方を含む様に成長させ、層１１０内にヘテロ接合バイ
ポーラ・トランジスタを製造することができる。第３図
は格子１０４を示す斜視図である。
０で示して、第２図に簡略側面所面図で示しである。こ
れは、シリコン基板１０２、二酸化シリコン格子１０４
、厚さ５００人のＧａＡｓバツノアｍ１０６、夫々厚さ
５０人のＡｊ Ｇａ Ａｓ及びＱａΔｓｊｌを５
ｇ交互ｘ １−ｘ に設けた周期の短い超格子１０８、及び厚さ２．０ミク
ロンのＧａＡｓ１ｌｉ５１１０を含む、ＭＥＳＦＥＴ及
びＪＦＥＴの様な能動装ｄをＧａＡＳ層１１層内１０内
することができ、或いは１１１０は、ＧａＡＳｌｆ及び
ＡＪＩ Ｇａ ＡＳＩのｘ １−ｘ 両方を含む様に成長させ、層１１０内にヘテロ接合バイ
ポーラ・トランジスタを製造することができる。第３図
は格子１０４を示す斜視図である。
格子１０４の性能は次の通りである。格子１０４が存在
しない時、成長しつ）あるエピタキシャル層と基板との
間のへテロ界面にその核を発生した糸状転位は、ヘテ０
稈而と平行に自由に伝搬してから、ヘテロ界面から遠ざ
かる向きに傾斜した滑り面に沿って、エピタキシャル層
の表面近く又は表面領域に伝搬するが、この領域は、成
長優に、電子装置が製造される場所である。糸状転位の
この伝搬を抑制しようとして、化学的な組成又は成長中
の湿度ナイクルによる熱による歪みの何れか又はその両
方が変化する超格子層が、エピタキシセル層の成長の間
に挿入され、第１図の線Ａ−ＢＣで示す様に、超格子内
を伝搬する様に転位を反らせる傾向を持つ。然し、転位
が超格子からはずれ、第１図の線Ｃ−Ｄで示す様に、滑
り面に沿って伝搬を続けることがある。
しない時、成長しつ）あるエピタキシャル層と基板との
間のへテロ界面にその核を発生した糸状転位は、ヘテ０
稈而と平行に自由に伝搬してから、ヘテロ界面から遠ざ
かる向きに傾斜した滑り面に沿って、エピタキシャル層
の表面近く又は表面領域に伝搬するが、この領域は、成
長優に、電子装置が製造される場所である。糸状転位の
この伝搬を抑制しようとして、化学的な組成又は成長中
の湿度ナイクルによる熱による歪みの何れか又はその両
方が変化する超格子層が、エピタキシセル層の成長の間
に挿入され、第１図の線Ａ−ＢＣで示す様に、超格子内
を伝搬する様に転位を反らせる傾向を持つ。然し、転位
が超格子からはずれ、第１図の線Ｃ−Ｄで示す様に、滑
り面に沿って伝搬を続けることがある。
これと対照的に、構造１００の格子１０４は、ヘテロ界
面１１２ど１１行に超格子１０８内を伝搬する時の転位
に対する「放出部」となる。こうすることにより、大部
分の糸状転位は、電子装置を１造する表面領域（第１図
のＩＩＣ−Ｄ）へ伝搬する代りに、格子１０４（第２図
の線Ａ−Ｂ−Ｃ）で終端する。
面１１２ど１１行に超格子１０８内を伝搬する時の転位
に対する「放出部」となる。こうすることにより、大部
分の糸状転位は、電子装置を１造する表面領域（第１図
のＩＩＣ−Ｄ）へ伝搬する代りに、格子１０４（第２図
の線Ａ−Ｂ−Ｃ）で終端する。
格子１０４の開口の直径は約１０μｍであるが、これは
転位が超格子１０８内を伝搬する典型的な距Ｖ（第２図
の距離Ｂ−Ｃ）より小さく、格子１０４の要素は幅約１
μ乳で、高さ約０．１μＴｒＬ′ｃある。１μｍと云う
幅は、焼鈍した時、ＧａＡｓ１１０が格子１０４の上の
単結晶となるのを保証するのに十分な小さ）である。
転位が超格子１０８内を伝搬する典型的な距Ｖ（第２図
の距離Ｂ−Ｃ）より小さく、格子１０４の要素は幅約１
μ乳で、高さ約０．１μＴｒＬ′ｃある。１μｍと云う
幅は、焼鈍した時、ＧａＡｓ１１０が格子１０４の上の
単結晶となるのを保証するのに十分な小さ）である。
第１の好ましい実施例の構造の第１の好ましい実施例の
製造方法が第４ａ図乃至第４ｅ図の側面断面図に示され
ており、次の工程を含む。
製造方法が第４ａ図乃至第４ｅ図の側面断面図に示され
ており、次の工程を含む。
（ａ）出発時のシリコン基板１０２の上にプラズマ・デ
ボジッション方法により、約０．１ミクロンの二酸化シ
リコン１１４（又は窒化シリコン又は二酸化シリコンと
窒化シリコンの組合せ）を熱成長させるか又はデポジッ
トする。品質の高いエピタキシャル成長が容易にできる
様にすると共に、基板１０２上に成長させた全ての単結
晶ＧａＡｓアイランドが共通の配向を持つ様に保証する
為、基板は＜ｏｏｉ＞方向から、約３乃至４度だけ、＜
１１０＞方向に配向がずれている。第４ａ図参照。
ボジッション方法により、約０．１ミクロンの二酸化シ
リコン１１４（又は窒化シリコン又は二酸化シリコンと
窒化シリコンの組合せ）を熱成長させるか又はデポジッ
トする。品質の高いエピタキシャル成長が容易にできる
様にすると共に、基板１０２上に成長させた全ての単結
晶ＧａＡｓアイランドが共通の配向を持つ様に保証する
為、基板は＜ｏｏｉ＞方向から、約３乃至４度だけ、＜
１１０＞方向に配向がずれている。第４ａ図参照。
（ｂ）１１通の写真製版方式を用いて、酸化物１１４の
パターン決めをしてエッチし、１０μｍの方形寸法と、
１μｍの縁の幅及び垂直の側壁を持つ四角の格子１０４
を形成する。第３図では、基板１０２の上にある方形格
子１０４の形をしたパターン決めマスクを示しているが
、矩形、六角形又はその他の形のｎ口を格子に作っても
良い。第４ｂ図参照。
パターン決めをしてエッチし、１０μｍの方形寸法と、
１μｍの縁の幅及び垂直の側壁を持つ四角の格子１０４
を形成する。第３図では、基板１０２の上にある方形格
子１０４の形をしたパターン決めマスクを示しているが
、矩形、六角形又はその他の形のｎ口を格子に作っても
良い。第４ｂ図参照。
（Ｃ）分子ビーム・エピタキシャル法（ＭＢＥ）、金属
有機化学反応気相成長（ＭＯＣＶＤ）又はその他の適当
な半導体エピタキシャル気相成長方法の様な酋通のエピ
タキシャル成長技術を用いて、格子１０４の方形の内側
に露出したシリコン基板１０２の領域の上に、ＧａＡＳ
層１０６をエピタキシャルに成長させる。これによって
、格子１０４の上及びその側壁に沿っても、多結晶Ｑａ
Δ５１１６が成長する。ＭＢＥ成長を用いる時、入射ビ
ームの指向性により、格子１０４の垂直側壁上の多結晶
ＧａＡｓ １１６の厚さが制限されることに注意され
たい。層１０６が５００人の厚さまで、大体格子１０４
の側壁の途中まで成長させられる。
有機化学反応気相成長（ＭＯＣＶＤ）又はその他の適当
な半導体エピタキシャル気相成長方法の様な酋通のエピ
タキシャル成長技術を用いて、格子１０４の方形の内側
に露出したシリコン基板１０２の領域の上に、ＧａＡＳ
層１０６をエピタキシャルに成長させる。これによって
、格子１０４の上及びその側壁に沿っても、多結晶Ｑａ
Δ５１１６が成長する。ＭＢＥ成長を用いる時、入射ビ
ームの指向性により、格子１０４の垂直側壁上の多結晶
ＧａＡｓ １１６の厚さが制限されることに注意され
たい。層１０６が５００人の厚さまで、大体格子１０４
の側壁の途中まで成長させられる。
（ｄ）最初に５０人の厚さのＡｊ Ｇａ１−ＸＡＳ層、
次に５０人のＧａＡＳｌ、その後に別のＡＮ Ｇａ
Ａｓ層及び別のＧａＡＳ層、そｘ １−Ｘ して終りに最後のＡｌｌ Ｇａ１−ＸＡＳＩＩを成長
させることにより、ＭＢＥ、ＭＯＣＶＤ又はその他のエ
ピタキシャル・ｆボジッシ」ンにより、ＧａＡｓ １
０６の上に周期の短い超格子１０８を成長させる。この
為、超格子１０８の厚さは２５０Ａである。多結ＩＳ％
ＧａＡｓ １１６の上ｒの成長により、多結晶の△Ｊ
Ｑａ Ｘ １．Ａｓ及び ＧａＡｓの超格子１１８ができることに注意されたい。
次に５０人のＧａＡＳｌ、その後に別のＡＮ Ｇａ
Ａｓ層及び別のＧａＡＳ層、そｘ １−Ｘ して終りに最後のＡｌｌ Ｇａ１−ＸＡＳＩＩを成長
させることにより、ＭＢＥ、ＭＯＣＶＤ又はその他のエ
ピタキシャル・ｆボジッシ」ンにより、ＧａＡｓ １
０６の上に周期の短い超格子１０８を成長させる。この
為、超格子１０８の厚さは２５０Ａである。多結ＩＳ％
ＧａＡｓ １１６の上ｒの成長により、多結晶の△Ｊ
Ｑａ Ｘ １．Ａｓ及び ＧａＡｓの超格子１１８ができることに注意されたい。
第４ｄ図参照。
（ｅ）超格子１０８の１に２ ｔｌｍの厚さになるまで
、ＭＢＥ、ＭＯＣＶＤ又はその他のエピタキシャル・デ
ボジッションにより、ＧａＡＳ層７２０を成長させる。
、ＭＢＥ、ＭＯＣＶＤ又はその他のエピタキシャル・デ
ボジッションにより、ＧａＡＳ層７２０を成長させる。
同時に、多結晶の超格子１１８の上に多結晶ＧａＡｓ
１２２が成長する。第４ｅ図参照。この図は見易くす
る為に、実尺通りではない。特に、多結晶部分１２２は
表面１２４で幅約２μｍて゛あるが、単結晶部分１２０
は約９μｍの幅である。
１２２が成長する。第４ｅ図参照。この図は見易くす
る為に、実尺通りではない。特に、多結晶部分１２２は
表面１２４で幅約２μｍて゛あるが、単結晶部分１２０
は約９μｍの幅である。
（ｆ）１ビタ４−シャル成長の後、層状横進を炉内で成
長後の焼鈍にかレノる。この時、８５０’Ｃの温疫で１
５分間砒素の超過Ｂ：カを供給するが、或いは９５０℃
で数秒間高速熱焼鈍を行なうが、或いは格子が不整合の
へ−７−０、ＩビタキシＶル系内て゛の欠陥密度を減少
する様に設ｉＭされた他の同様イヱＲ長後のｔＡ鈍を行
なう。この焼鈍過程が格子１０４の上に成長させた多結
晶の又は欠陥の多いＧａＡｓ １２２及び１１６と超
格子１１８を、それに隣接する領域１２０，１０６，１
０８からの単結晶ＧａＡＳ又はＡｊ Ｇａ Ａ
ｓの横Ｘ １−ｘ 方向の成長によって、品質の＾い単結晶化合物半導体に
変換Ｊる。こうして、エピタキシャル表面鎖端全体が、
第２図に示で様に単結晶材料に変換される。焼鈍の間の
横方向の成長が限られている為、格子１０４の縁の幅は
約２ミクロンに制限すべきである。更にシリコン基板１
０２の配向は、単結晶Ｇ ａ Ａ Ｓの各々のｆｆｌ域
１２０が同じ配向を持つ様に保証し、従って焼鈍（。１
人規佼な結晶変化を行なわＵる必要がない。
長後の焼鈍にかレノる。この時、８５０’Ｃの温疫で１
５分間砒素の超過Ｂ：カを供給するが、或いは９５０℃
で数秒間高速熱焼鈍を行なうが、或いは格子が不整合の
へ−７−０、ＩビタキシＶル系内て゛の欠陥密度を減少
する様に設ｉＭされた他の同様イヱＲ長後のｔＡ鈍を行
なう。この焼鈍過程が格子１０４の上に成長させた多結
晶の又は欠陥の多いＧａＡｓ １２２及び１１６と超
格子１１８を、それに隣接する領域１２０，１０６，１
０８からの単結晶ＧａＡＳ又はＡｊ Ｇａ Ａ
ｓの横Ｘ １−ｘ 方向の成長によって、品質の＾い単結晶化合物半導体に
変換Ｊる。こうして、エピタキシャル表面鎖端全体が、
第２図に示で様に単結晶材料に変換される。焼鈍の間の
横方向の成長が限られている為、格子１０４の縁の幅は
約２ミクロンに制限すべきである。更にシリコン基板１
０２の配向は、単結晶Ｇ ａ Ａ Ｓの各々のｆｆｌ域
１２０が同じ配向を持つ様に保証し、従って焼鈍（。１
人規佼な結晶変化を行なわＵる必要がない。
全体を２００で示した第２の好ましい実施例が第５図に
側面所面図で示されており、シリコン基板２０２、厚さ
５００人のＧ ａ Ａ Ｓバッファ’Ｍｉ３２０６、Ａ
、ｌｌＧａＡｓ及び １−ｘ ＧａＡｓで構成された周期の短い超格子２０８、厚ざ５
００Ａの第２のＱａＡｓバッフ／Ｆ層２１０゜第２の周
期の短い超格子２１２、厚さ２μｍの半絶縁ＧａＡｓＥ
２１４、厚さ１μｍのｎ＋形ＧａＡｓｇ１２１６、厚さ
０．５ｅｍのｎ−形Ｇａへ８ルクタ層２１８、厚さ０．
１ｅｍのｐ 形ＧａＡｓベース１域２２０．厚さ０．５
ｅｍのｎ 形ＡＩ Ｇａ Ｘ １ 、Ａｓ！２２２（こ れはベース領域２２０の上に成長したエミツタ層である
）、厚さ０．５μｍのＧａＡｓ′Ａ−ミック接点１１ｍ
２２４、ベース領域２２０に対する接自と１ノでのｐ
形にドープしたｆ＆１ｉ１２２６、コレクタに対する接
ふとしでのｎ 形にドープした領域２２８、及び硼素の
打込みによる格ｆの蕎傷にょっで形成された隔離領域２
３０で構成されている。
側面所面図で示されており、シリコン基板２０２、厚さ
５００人のＧ ａ Ａ Ｓバッファ’Ｍｉ３２０６、Ａ
、ｌｌＧａＡｓ及び １−ｘ ＧａＡｓで構成された周期の短い超格子２０８、厚ざ５
００Ａの第２のＱａＡｓバッフ／Ｆ層２１０゜第２の周
期の短い超格子２１２、厚さ２μｍの半絶縁ＧａＡｓＥ
２１４、厚さ１μｍのｎ＋形ＧａＡｓｇ１２１６、厚さ
０．５ｅｍのｎ−形Ｇａへ８ルクタ層２１８、厚さ０．
１ｅｍのｐ 形ＧａＡｓベース１域２２０．厚さ０．５
ｅｍのｎ 形ＡＩ Ｇａ Ｘ １ 、Ａｓ！２２２（こ れはベース領域２２０の上に成長したエミツタ層である
）、厚さ０．５μｍのＧａＡｓ′Ａ−ミック接点１１ｍ
２２４、ベース領域２２０に対する接自と１ノでのｐ
形にドープしたｆ＆１ｉ１２２６、コレクタに対する接
ふとしでのｎ 形にドープした領域２２８、及び硼素の
打込みによる格ｆの蕎傷にょっで形成された隔離領域２
３０で構成されている。
この実施例では、シリコン基板２０２には、ブレーナ形
湿式エツチング方法又は無配向の特定の乾式エツブーン
グ方法の何れかを用いて、約０．２ミクロンの凹部によ
って形成された格子２３２がある。このエツチングは、
第３図の格子１０４と１Ｎ様なパターンを作る様に実施
される。ＧａＡｓ及び超格子の成長は、最初の好ましい
実施例と同じ（゛あるが、構造２００では、ヘテロ接合
バイボラ・トランジスタを例示する為に、更に複雑な層
が成長させである。第５図の垂直の目盛は図面を解り易
くする為に、誇張しであること、並びに基板の格子２３
２が、第１の好ましい実施例に於ける無定形材料の格子
１０４の界面について述ベノｃのど伺−・の糸状転位を
遮ざる目的に役立つことに注意されたい、、２つの超格
子２０８，２１２を設けたことが、平行な仏殿を強め、
格子２３２が単結晶シリコンであるから、格子２３２の
１にデポジットされるＧａＡｓも単結晶になる。従って
、ＱａＡｓ及び超格子を成長さピた後の焼鈍を省略する
ことができる。格子２３２による表面２：３４の起伏は
格子２３２の高さ（０，２μｍ）より大きくなく、構造
２００内に装置をＩＩる為に使われる写貞製版を乱さな
い位に小さい。
湿式エツチング方法又は無配向の特定の乾式エツブーン
グ方法の何れかを用いて、約０．２ミクロンの凹部によ
って形成された格子２３２がある。このエツチングは、
第３図の格子１０４と１Ｎ様なパターンを作る様に実施
される。ＧａＡｓ及び超格子の成長は、最初の好ましい
実施例と同じ（゛あるが、構造２００では、ヘテロ接合
バイボラ・トランジスタを例示する為に、更に複雑な層
が成長させである。第５図の垂直の目盛は図面を解り易
くする為に、誇張しであること、並びに基板の格子２３
２が、第１の好ましい実施例に於ける無定形材料の格子
１０４の界面について述ベノｃのど伺−・の糸状転位を
遮ざる目的に役立つことに注意されたい、、２つの超格
子２０８，２１２を設けたことが、平行な仏殿を強め、
格子２３２が単結晶シリコンであるから、格子２３２の
１にデポジットされるＧａＡｓも単結晶になる。従って
、ＱａＡｓ及び超格子を成長さピた後の焼鈍を省略する
ことができる。格子２３２による表面２：３４の起伏は
格子２３２の高さ（０，２μｍ）より大きくなく、構造
２００内に装置をＩＩる為に使われる写貞製版を乱さな
い位に小さい。
基板の上にある材料の層のパターン決めにより、又は基
板内に四部をエツチングサ−ることによって形成された
格子を持つ基板の上に成長させたヘテロエピタキシャル
層に於ける糸状欠陥を局限する特徴を保ちながら、好ま
しい実施例に種々の変更を加えることができる。例えば
、ＩＩ −Ｖｌ族半導体の様な種々の半導体エピタキシ
ャル層を使うことができるが、焼鈍時間及び温度は大幅
に異なることがある。酸化物／窒化物の積重ねの様な種
々の格子材料又は酸化タンタルの様な金属酸化物を基板
にデポジットするか或いはそれと反応させることができ
、格子の寸法及び形は使う材料に合わせて変えることが
でき、転位の平行な伝搬を一層長くする材料では格子の
Ｏｎ口を一層大きくし、或いは成長する材料のバッファ
層内の平行な伝搬が十分に長ければ、超格子を省略する
こともでき、超格子は熱による歪みを設けた超格子であ
って良く、半導体エピタキシヤル層（ＧａＡｓ、Ａｎ
ＧａＡｓ、ＣｄＴｅ、ＨｇＣｄ”’ｒｅ、ＩｎＧａＡｓ
。
板内に四部をエツチングサ−ることによって形成された
格子を持つ基板の上に成長させたヘテロエピタキシャル
層に於ける糸状欠陥を局限する特徴を保ちながら、好ま
しい実施例に種々の変更を加えることができる。例えば
、ＩＩ −Ｖｌ族半導体の様な種々の半導体エピタキシ
ャル層を使うことができるが、焼鈍時間及び温度は大幅
に異なることがある。酸化物／窒化物の積重ねの様な種
々の格子材料又は酸化タンタルの様な金属酸化物を基板
にデポジットするか或いはそれと反応させることができ
、格子の寸法及び形は使う材料に合わせて変えることが
でき、転位の平行な伝搬を一層長くする材料では格子の
Ｏｎ口を一層大きくし、或いは成長する材料のバッファ
層内の平行な伝搬が十分に長ければ、超格子を省略する
こともでき、超格子は熱による歪みを設けた超格子であ
って良く、半導体エピタキシヤル層（ＧａＡｓ、Ａｎ
ＧａＡｓ、ＣｄＴｅ、ＨｇＣｄ”’ｒｅ、ＩｎＧａＡｓ
。
Ｉ ｎＡＪ）Ａｓ及び同様な■−ｖ族及びＩｔ −Ｖｌ
族半導体を典型的にはエピタキシャル層として気相から
成長させ）及び基板（Ｓｉ、絶縁体上Ｓｉ。
族半導体を典型的にはエピタキシャル層として気相から
成長させ）及び基板（Ｓｉ、絶縁体上Ｓｉ。
Ｇｅ、ＱａＡｓ、ＧｃｊＴｅ及び同様な元素、■−Ｖ族
及びＩＩ−Ｖｌ族半導体を典型的にはエピタキシ１シル
成良の為の基板として利用する）の種々の組合せを、色
々な成長後の焼鈍時間及び温度と共に使うことができ、
或いは基板の格子を省略することもでき、基板がエピタ
キシャル成長を誘起する格子を持っていれば、非半導体
材料も使うことができ、この構造内にＪＦＥＴ、ＭＥＳ
ＦＥＴ。
及びＩＩ−Ｖｌ族半導体を典型的にはエピタキシ１シル
成良の為の基板として利用する）の種々の組合せを、色
々な成長後の焼鈍時間及び温度と共に使うことができ、
或いは基板の格子を省略することもでき、基板がエピタ
キシャル成長を誘起する格子を持っていれば、非半導体
材料も使うことができ、この構造内にＪＦＥＴ、ＭＥＳ
ＦＥＴ。
ＭＯＳＦＥＴの様な種々の装置を製造して、集積回路を
形成することができる。
形成することができる。
以上の説明に関連して更に下記の項を間ホする。
（１） 異質基板上にエピタキシャル層を形成する方
法に於いて、基板に格子を含む表面層を設け、該格子及
び前記表面層の上に第１の層を成長させる工程を含み、
この成長は前記表面層の露出部分上の単結晶領域を特徴
としている方法。
法に於いて、基板に格子を含む表面層を設け、該格子及
び前記表面層の上に第１の層を成長させる工程を含み、
この成長は前記表面層の露出部分上の単結晶領域を特徴
としている方法。
（２） （１）に記載した方法に於いて、第１の層を
焼鈍する工程を含む方法。
焼鈍する工程を含む方法。
（３） （２）に記載した方法に於いて、表面層がシ
リコンであり、格子が二酸化シリコン、窒化シリコン及
びその組合せから成る群からの材料で作られ、第１の層
が０≦Ｘ≦１．０として、Ａｌｌ Ｇａ１−ｘＡｓで
ある方法。
リコンであり、格子が二酸化シリコン、窒化シリコン及
びその組合せから成る群からの材料で作られ、第１の層
が０≦Ｘ≦１．０として、Ａｌｌ Ｇａ１−ｘＡｓで
ある方法。
×
（４） （１）項に記載した方法に於いて、第１の層
の成長が、成長の間、温度を周期的に変えることを含む
方法。
の成長が、成長の間、温度を周期的に変えることを含む
方法。
（５） （１）項に記載した方法に於いて、第１の層
の成長が、超格子を形成する為、成長の間、第１の層の
材料の組成を周期的に変えることを含む方法。
の成長が、超格子を形成する為、成長の間、第１の層の
材料の組成を周期的に変えることを含む方法。
（６） （３）項に記載した方法に於いて、焼鈍が砒
素の超過圧力の下に約１５分間、約８５０℃の温度で行
なわれる方法。
素の超過圧力の下に約１５分間、約８５０℃の温度で行
なわれる方法。
（７） （３１項に記載した方法に於いて、焼鈍が約
１０秒問、約９５０℃の温度で行なわれる方法。
１０秒問、約９５０℃の温度で行なわれる方法。
（８） （１）項に記載した方法に於いて、表面層が
シリコンであり、格子がシリコンで作られ、第１の層が
、０≦Ｘ≦１．０として Ａｊ Ｇａ Ａｓである方法。
シリコンであり、格子がシリコンで作られ、第１の層が
、０≦Ｘ≦１．０として Ａｊ Ｇａ Ａｓである方法。
ｘ １−ｘ
（９） （８）項に記載した方法に於いて、第１の層
の成長が、成長の間、温度を周期的に変えることを含む
方法。
の成長が、成長の間、温度を周期的に変えることを含む
方法。
（１０） （８）項に記載した方法に於いて、第１の
層の成長が、超格子を形成する為、成長の間、第１の層
の材料の組成を周期的に変えることを含む方法。
層の成長が、超格子を形成する為、成長の間、第１の層
の材料の組成を周期的に変えることを含む方法。
（ｉｔ） （８）項に記載した方法に於いて、第１の
層を焼鈍する工程を含む方法。
層を焼鈍する工程を含む方法。
（１２） （１１）項に記載した方法に於いて、焼鈍
が砒素の超過圧力の下に、約１５分間、約８５０℃の温
度で行なわれる方法。
が砒素の超過圧力の下に、約１５分間、約８５０℃の温
度で行なわれる方法。
（１３） （１１）項に記載した方法に於いて、焼鈍
が約１０秒問、約９５０℃の温度で行なわれる方法。
が約１０秒問、約９５０℃の温度で行なわれる方法。
（１４） 第２の材料の層の上の格子の上に第１の層
を設け、第１の層に装置を形成して相互接続した集積回
路。
を設け、第１の層に装置を形成して相互接続した集積回
路。
（１５） （１４）項に記載した集積回路に於いて、
第１の層がＡｊ） Ｇａ Ａｓであって、Ｘが
１つｘ １−ｘ 又は更に多くの値を持ち、第２の材料がシリコンである
集積回路。
第１の層がＡｊ） Ｇａ Ａｓであって、Ｘが
１つｘ １−ｘ 又は更に多くの値を持ち、第２の材料がシリコンである
集積回路。
４゜
（１６） （１４）項に記・観した集積回路に於いで
、第１の居が超格子を含み、前記格子が二酸化シリコン
。
、第１の居が超格子を含み、前記格子が二酸化シリコン
。
窒化シリフン及びその組合ｌ！から成る群からの材料で
作られる集積回路。
作られる集積回路。
（１１）シリコン（１０２）上のＧ ａ、Δ５（１１０
）の様な格子が不整合の半導体＠料のへ７０−Ｔピタギ
シ−１ル法を実施するのに、ＧａＡｓ、（１１０）の１
ビタキシヤル法の前にシリコン（１０２）上に欠陥を消
滅させる格子（１０４）を形成ψる。
）の様な格子が不整合の半導体＠料のへ７０−Ｔピタギ
シ−１ル法を実施するのに、ＧａＡｓ、（１１０）の１
ビタキシヤル法の前にシリコン（１０２）上に欠陥を消
滅させる格子（１０４）を形成ψる。
第１図は公知の転位誠少構造の側面所向図、第２図は第
１の好ましい実施例の構造の側面断面図、第３図は第１
の好ましい実施例の構造の斜視図、第４ａ図乃至第４ｅ
図には第１の好ましい実施例の製造方法の■程を示を側
面断面図、第５図は第２の好ましい実施例の側面断面図
である。 主な符号の説明 １０２：シリコン基板 １０４：格子 １０６、１１０ ： Ｇａ八へ１ １０８：超格子
１の好ましい実施例の構造の側面断面図、第３図は第１
の好ましい実施例の構造の斜視図、第４ａ図乃至第４ｅ
図には第１の好ましい実施例の製造方法の■程を示を側
面断面図、第５図は第２の好ましい実施例の側面断面図
である。 主な符号の説明 １０２：シリコン基板 １０４：格子 １０６、１１０ ： Ｇａ八へ１ １０８：超格子
Claims (1)
- （１）異質基板上にエピタキシャル層を形成する方法に
於いて、基板に格子を含む表面層を設け、該格子及び前
記表面層の上に第１の層を成長させる工程を含み、この
成長は前記表面層の露出部分上の単結晶領域を特徴とし
ている方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US22442888A | 1988-07-25 | 1988-07-25 | |
| US224428 | 1994-04-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02161718A true JPH02161718A (ja) | 1990-06-21 |
Family
ID=22840636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1191228A Pending JPH02161718A (ja) | 1988-07-25 | 1989-07-24 | エピタキシャル層を形成する方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0352472A3 (ja) |
| JP (1) | JPH02161718A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009177168A (ja) * | 2007-12-28 | 2009-08-06 | Sumitomo Chemical Co Ltd | 半導体基板、半導体基板の製造方法および電子デバイス |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5256594A (en) * | 1989-06-16 | 1993-10-26 | Intel Corporation | Masking technique for depositing gallium arsenide on silicon |
| JP3286920B2 (ja) * | 1992-07-10 | 2002-05-27 | 富士通株式会社 | 半導体装置の製造方法 |
| US6201262B1 (en) | 1997-10-07 | 2001-03-13 | Cree, Inc. | Group III nitride photonic devices on silicon carbide substrates with conductive buffer interlay structure |
| US9153645B2 (en) | 2005-05-17 | 2015-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication |
| US8324660B2 (en) | 2005-05-17 | 2012-12-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication |
| US7777250B2 (en) | 2006-03-24 | 2010-08-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lattice-mismatched semiconductor structures and related methods for device fabrication |
| US8173551B2 (en) | 2006-09-07 | 2012-05-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Defect reduction using aspect ratio trapping |
| US7875958B2 (en) | 2006-09-27 | 2011-01-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Quantum tunneling devices and circuits with lattice-mismatched semiconductor structures |
| WO2008051503A2 (en) | 2006-10-19 | 2008-05-02 | Amberwave Systems Corporation | Light-emitter-based devices with lattice-mismatched semiconductor structures |
| US8304805B2 (en) | 2009-01-09 | 2012-11-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor diodes fabricated by aspect ratio trapping with coalesced films |
| WO2008124154A2 (en) | 2007-04-09 | 2008-10-16 | Amberwave Systems Corporation | Photovoltaics on silicon |
| US7825328B2 (en) | 2007-04-09 | 2010-11-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Nitride-based multi-junction solar cell modules and methods for making the same |
| US8237151B2 (en) | 2009-01-09 | 2012-08-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Diode-based devices and methods for making the same |
| US8329541B2 (en) | 2007-06-15 | 2012-12-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | InP-based transistor fabrication |
| DE112008002387B4 (de) | 2007-09-07 | 2022-04-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Struktur einer Mehrfachübergangs-Solarzelle, Verfahren zur Bildung einer photonischenVorrichtung, Photovoltaische Mehrfachübergangs-Zelle und Photovoltaische Mehrfachübergangs-Zellenvorrichtung, |
| US8183667B2 (en) | 2008-06-03 | 2012-05-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Epitaxial growth of crystalline material |
| US8274097B2 (en) | 2008-07-01 | 2012-09-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reduction of edge effects from aspect ratio trapping |
| US8981427B2 (en) | 2008-07-15 | 2015-03-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Polishing of small composite semiconductor materials |
| US20100072515A1 (en) | 2008-09-19 | 2010-03-25 | Amberwave Systems Corporation | Fabrication and structures of crystalline material |
| CN102160145B (zh) | 2008-09-19 | 2013-08-21 | 台湾积体电路制造股份有限公司 | 通过外延层过成长的元件形成 |
| US8253211B2 (en) | 2008-09-24 | 2012-08-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor sensor structures with reduced dislocation defect densities |
| JP5705207B2 (ja) | 2009-04-02 | 2015-04-22 | 台湾積體電路製造股▲ふん▼有限公司Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ． | 結晶物質の非極性面から形成される装置とその製作方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2132017B (en) * | 1982-12-16 | 1986-12-03 | Secr Defence | Semiconductor device array |
-
1989
- 1989-06-20 EP EP19890111212 patent/EP0352472A3/en not_active Ceased
- 1989-07-24 JP JP1191228A patent/JPH02161718A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009177168A (ja) * | 2007-12-28 | 2009-08-06 | Sumitomo Chemical Co Ltd | 半導体基板、半導体基板の製造方法および電子デバイス |
| US8772830B2 (en) | 2007-12-28 | 2014-07-08 | Sumitomo Chemical Company, Limited | Semiconductor wafer including lattice matched or pseudo-lattice matched buffer and GE layers, and electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0352472A3 (en) | 1991-02-06 |
| EP0352472A2 (en) | 1990-01-31 |
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