JPH02161803A - 電圧フォロワ回路 - Google Patents
電圧フォロワ回路Info
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- JPH02161803A JPH02161803A JP31667388A JP31667388A JPH02161803A JP H02161803 A JPH02161803 A JP H02161803A JP 31667388 A JP31667388 A JP 31667388A JP 31667388 A JP31667388 A JP 31667388A JP H02161803 A JPH02161803 A JP H02161803A
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- 239000000872 buffer Substances 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 101100484948 Arabidopsis thaliana VQ11 gene Proteins 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
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- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力信号をそのまま出力【・二伝達し、かつバ
ッファの役目をする、いわゆる電圧７４１７１９回路に
関する。
ッファの役目をする、いわゆる電圧７４１７１９回路に
関する。
第３図は従来の電ａニノｔ ０９回路の一例の回路図′
Ｃある。
Ｃある。
本実施例において、ＮＰＮトランジスタＱ１の二ルクタ
は正″市源端子１に接続され、ベースは入力端ｆ３に接
続され、］−ミッタμ電流源Ｉ２に１に続されている。
は正″市源端子１に接続され、ベースは入力端ｆ３に接
続され、］−ミッタμ電流源Ｉ２に１に続されている。
ＰＮＰトランジスタ０４のベースはトランジスタＱ１の
エミッタと共通接続さね、］レレフは負電源端子２に接
続され、］−ミッタは電流源１＋ に接続されている３
、そしで、ＰＮＰＩ−ランジスタＱ４のエミッタが出力
端子となる。
エミッタと共通接続さね、］レレフは負電源端子２に接
続され、］−ミッタは電流源１＋ に接続されている３
、そしで、ＰＮＰＩ−ランジスタＱ４のエミッタが出力
端子となる。
ここで、入力電圧をＶＩＮ、出力電圧ＶＱ１１とすると
、 となる。したがって、 ■細−ＶＩＮ ・・・（２）とい
う関係が成立する。なお、第（１）式において、ＶＴは
熱電圧（ＫＴ／ｑ （Ｋはボルツマン定数。
、 となる。したがって、 ■細−ＶＩＮ ・・・（２）とい
う関係が成立する。なお、第（１）式において、ＶＴは
熱電圧（ＫＴ／ｑ （Ｋはボルツマン定数。
Ｔは絶対側Ｌｑは電子電荷））であり、常温（２５℃）
においては約２６ｍＶである。また、Ｉｓ （Ｑ １）
およびｌ５（Ｑａ）はそれぞれ、トランジスタＱ１およ
びＱ４の逆方向飽和電流である。ｍ密にいえば、（１）
式の第２項および第３項（−ＶＴｌｎ Ｉ ２ ／ｌ５
（Ｑ＋）＋Ｖｖ ｊ！ｎ Ｉ １／ｌ５（Ｑ４））がオ
フセット電圧になるが、（２）式のようにほぼ入力電圧
と出力電圧が等しくなり、電圧フォロワの機能を有する
。
においては約２６ｍＶである。また、Ｉｓ （Ｑ １）
およびｌ５（Ｑａ）はそれぞれ、トランジスタＱ１およ
びＱ４の逆方向飽和電流である。ｍ密にいえば、（１）
式の第２項および第３項（−ＶＴｌｎ Ｉ ２ ／ｌ５
（Ｑ＋）＋Ｖｖ ｊ！ｎ Ｉ １／ｌ５（Ｑ４））がオ
フセット電圧になるが、（２）式のようにほぼ入力電圧
と出力電圧が等しくなり、電圧フォロワの機能を有する
。
上述した従来の電圧゛ノオロワ回路は、Ｎ Ｐ Ｎ ｔ
−ランジスタＱ１の逆方向飽和電流Ｉｓ （Ｑ １）と
Ｐ Ｎ ＰトランジスタＱ４の逆方向飽和電流ｌ５（Ｑ
４）とは、トランジスタの極性が違うということから本
質的に整合がとれず、また温度特性的も完全には整合が
とれていない。この結果、入り電圧ＶＩＮに対し、出力
電圧Ｖ吋のオフセット電圧は現実には数１００ｍＶにも
なり、また、漏洩特性もあまり良くない等の欠点がある
。
−ランジスタＱ１の逆方向飽和電流Ｉｓ （Ｑ １）と
Ｐ Ｎ ＰトランジスタＱ４の逆方向飽和電流ｌ５（Ｑ
４）とは、トランジスタの極性が違うということから本
質的に整合がとれず、また温度特性的も完全には整合が
とれていない。この結果、入り電圧ＶＩＮに対し、出力
電圧Ｖ吋のオフセット電圧は現実には数１００ｍＶにも
なり、また、漏洩特性もあまり良くない等の欠点がある
。
さらに、出力電流容量を大きくするため定電流Ｉ２を定
電流１１より人き（すると、上述の第（１）式かられか
るように、オフセット電圧が大きくなるという問題があ
る。この問題を解決するために、定電流１１も同様に大
きくすると、トランジスタＱ１による入力バイアス電流
が大きくなるという欠点がある。
電流１１より人き（すると、上述の第（１）式かられか
るように、オフセット電圧が大きくなるという問題があ
る。この問題を解決するために、定電流１１も同様に大
きくすると、トランジスタＱ１による入力バイアス電流
が大きくなるという欠点がある。
また、さらに、出力負荷電流によってトランジスタＱ２
のｖ８ε（ベース−エミッタＩｉｌ？１ｆｆｉ圧）が変
わり、それによりオフセット電圧が変化するという欠点
がある。
のｖ８ε（ベース−エミッタＩｉｌ？１ｆｆｉ圧）が変
わり、それによりオフセット電圧が変化するという欠点
がある。
本発明の電圧フォロワ回路は、
ベースを入力端子とし、］レレフが第１の動作電位点に
接続された第１のトランジスタと、一端が前記第１のト
ランジスタのエミッタに接続された第１の抵抗と、 ］レクタが前記第１の抵抗の他端に接続された前記第１
のトランジスタと同極性の第２のトランジスタと、 一端が前記証２のトランジスタのエミッタに接続され、
他端が第２の動作電位点に接続された第２の抵抗と、 コレクタとベースが前記第２の動作電位点に接続され、
エミッタが前記第２のトランジスタのベースに接続され
た前記第１のトランジスタと逆極性の第３のトランジス
タと、 ベースが前記第１の抵抗の他端と第２のトランジスタの
コレクタとの共通接続点に接続され、コレクタが前記第
３のトランジスタのエミッタと第２のトランジスタのベ
ースとの共通接続点に接続された前記第１のトランジス
タと逆極性の第４のトランジスタとを有し、前記第４の
トランジスタのエミッタを出力端子とする。
接続された第１のトランジスタと、一端が前記第１のト
ランジスタのエミッタに接続された第１の抵抗と、 ］レクタが前記第１の抵抗の他端に接続された前記第１
のトランジスタと同極性の第２のトランジスタと、 一端が前記証２のトランジスタのエミッタに接続され、
他端が第２の動作電位点に接続された第２の抵抗と、 コレクタとベースが前記第２の動作電位点に接続され、
エミッタが前記第２のトランジスタのベースに接続され
た前記第１のトランジスタと逆極性の第３のトランジス
タと、 ベースが前記第１の抵抗の他端と第２のトランジスタの
コレクタとの共通接続点に接続され、コレクタが前記第
３のトランジスタのエミッタと第２のトランジスタのベ
ースとの共通接続点に接続された前記第１のトランジス
タと逆極性の第４のトランジスタとを有し、前記第４の
トランジスタのエミッタを出力端子とする。
（作用）
上述した従来の電圧フォロワ回路は、ＮＰＮトランジス
タとＰＮＰ）ランジスタのベース−エミッタ間電圧の差
を検出し、それを−旦第２の抵抗で電流に変換し、次に
、その電流を入力トランジスタと直列に接続された第１
の抵抗で再び電圧に変換することにより、ベース−エミ
ッタ間電圧の差をキャンセルでき、オフセット電圧が生
じない電圧フォＯワ回路を提供することができる。
タとＰＮＰ）ランジスタのベース−エミッタ間電圧の差
を検出し、それを−旦第２の抵抗で電流に変換し、次に
、その電流を入力トランジスタと直列に接続された第１
の抵抗で再び電圧に変換することにより、ベース−エミ
ッタ間電圧の差をキャンセルでき、オフセット電圧が生
じない電圧フォＯワ回路を提供することができる。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の電圧フォロワ回路の一実施例を示す回
路図である。
路図である。
この電圧フォロワ回路は、入力バッファとして動作する
ＮＰＮトランジスクＱ１ （第１のトランジスタ）と、
出力バッファとして動作するＰＮＰトランジスタＱａ
（第４のトランジスタ）と、トランジスタＱ１と０４
のＶＢＥ（ベース−］ニミツタ間電Ｊ１−）の差電圧を
補正する１１（抗Ｒ＋ （第１の抵抗）と、この抵抗
Ｒ１に補正電流を流まためのＮＰＮＩ〜ランジスタＱ２
（第２のトランジスタ）、Ｐ Ｎ Ｐ ＋−ランジ
スタＱ３ （第３のトランジスタ）、４３よび抵抗Ｒ
２（第２の抵抗）と、本回路を起動させるためのスター
トアップ回路５とｈ日う構成されている。ここで、トラ
ンジスタＱ１の］レクタは正電源端子１に接続され、ベ
ースは入力端子３に接続され、エミッタはｌｌｔ抗Ｒ＋
の一端に接続されている３、また、抵抗Ｒ１の他端はト
ランジスタＱ２の：１１ノクタとトランジスタＱ４のベ
ースとスタートアップ回路５の出力とに共通接続され”
Ｃいる。トランジスタＱ４の１−ミッタは電流源１１に
接続され、出ツノ端子となる。また、ト・ランジスタＱ
４の］レクタはトランジスタＱ２のベースとトランジス
タＱ３のエミッタに共通接続される。抵抗Ｒ２の一端は
［・ランジスタＱ２のエミッタに接続され、他端はトラ
ンジスタＱ３のベースと′ｌＩレクタに共通接続され、
さらに、負電源端子２に１日続されている。ここで、ス
タ・−ドアツブ回路５は起動時だけ電流を流し、−度起
動してしまうとオフする回路である２゜ 次に、本実施例によれば、オフセット電圧を２１ヤンセ
ルできることを証明する。
ＮＰＮトランジスクＱ１ （第１のトランジスタ）と、
出力バッファとして動作するＰＮＰトランジスタＱａ
（第４のトランジスタ）と、トランジスタＱ１と０４
のＶＢＥ（ベース−］ニミツタ間電Ｊ１−）の差電圧を
補正する１１（抗Ｒ＋ （第１の抵抗）と、この抵抗
Ｒ１に補正電流を流まためのＮＰＮＩ〜ランジスタＱ２
（第２のトランジスタ）、Ｐ Ｎ Ｐ ＋−ランジ
スタＱ３ （第３のトランジスタ）、４３よび抵抗Ｒ
２（第２の抵抗）と、本回路を起動させるためのスター
トアップ回路５とｈ日う構成されている。ここで、トラ
ンジスタＱ１の］レクタは正電源端子１に接続され、ベ
ースは入力端子３に接続され、エミッタはｌｌｔ抗Ｒ＋
の一端に接続されている３、また、抵抗Ｒ１の他端はト
ランジスタＱ２の：１１ノクタとトランジスタＱ４のベ
ースとスタートアップ回路５の出力とに共通接続され”
Ｃいる。トランジスタＱ４の１−ミッタは電流源１１に
接続され、出ツノ端子となる。また、ト・ランジスタＱ
４の］レクタはトランジスタＱ２のベースとトランジス
タＱ３のエミッタに共通接続される。抵抗Ｒ２の一端は
［・ランジスタＱ２のエミッタに接続され、他端はトラ
ンジスタＱ３のベースと′ｌＩレクタに共通接続され、
さらに、負電源端子２に１日続されている。ここで、ス
タ・−ドアツブ回路５は起動時だけ電流を流し、−度起
動してしまうとオフする回路である２゜ 次に、本実施例によれば、オフセット電圧を２１ヤンセ
ルできることを証明する。
以ｔの説明では、入力端子に印加される入力端子をＶ
ＩＮ 、出力端子電圧をＶｏｕ＋とする。また、電流源
１１の電流値を１１とし、トランジスタＱ＋のＴルクタ
電流を１２どし、トランジスタ０１〜Ｑ４の逆方向飽和
電流を各々Ｉｓ （Ｑ ＋ ）〜ｌ５（Ｑ４）とする。
ＩＮ 、出力端子電圧をＶｏｕ＋とする。また、電流源
１１の電流値を１１とし、トランジスタＱ＋のＴルクタ
電流を１２どし、トランジスタ０１〜Ｑ４の逆方向飽和
電流を各々Ｉｓ （Ｑ ＋ ）〜ｌ５（Ｑ４）とする。
このとき、出力電性Ｖｏｕｒは、
と表わされる。
また、トランジスタＱ２ 、 Ｑａ 、抵抗１【２の回
路構成条件から、 が得られる。したがって、 となる。
路構成条件から、 が得られる。したがって、 となる。
ここで、Ｉｓ （Ｑ ｖ ）とｌ５（Ｑ２）、 ｌ５（
Ｑａ）とｌ５（Ｑａ）は各各ＮＰＮトランジスタ同士、
ＰＮＰトランジスタ同士であり、特に集積回路化した場
合には整合がとりやずくほぼ等しい。
Ｑａ）とｌ５（Ｑａ）は各各ＮＰＮトランジスタ同士、
ＰＮＰトランジスタ同士であり、特に集積回路化した場
合には整合がとりやずくほぼ等しい。
したがって、
となる。（４） 、（５） 、（６）式を用いると第３
式は、■朗＝ＶＩＮ−１２Ｒ１＋ １２ Ｒ２・・・（
７）と変形できる。
式は、■朗＝ＶＩＮ−１２Ｒ１＋ １２ Ｒ２・・・（
７）と変形できる。
（７）式において、
Ｒｓ −Ｒ２・・・（８）
と設定されていれば、ＶＱＩＴとＶＡＮは等しくなり、
オフセット准圧を生じない電圧７４０９回路が実現でき
る。すなわち、 ＶｃＭ−ＶＩＮ −（９） となる。
オフセット准圧を生じない電圧７４０９回路が実現でき
る。すなわち、 ＶｃＭ−ＶＩＮ −（９） となる。
第２図は本発明の電圧ノオ［］ワ回路の第２の実／ｌｉ
例の回路図である。
例の回路図である。
本実施例は、第１図における電流源１１の代わりに抵抗
Ｒ３を挿入し、また、スタートアップ回路５としてｌｆ
ｊ ＜ Ｐ Ｎ Ｐ トランジスタＱ５のベースを入力
端子に接続し、エミッタを０４のベースに接続し、コレ
クタを負電源端子に接続する。ここで、トランジスタＱ
５は回路起！１１時にのみ動作し、起動後はトランジス
タＱ５のベースとエミッタ間は逆バイアスとなりカット
オフする。上述のこと以外の本実施例の動作原理は第１
図と同様であり、その説明は省略する。本実施例では、
出力電流が変化してもオフセット電圧に影響を与えない
ため、電流源１１を抵抗１本でおきかえられるという利
点がある。また、スタートアップ回路も上述したように
１個のトランジスタで構成でき、回路構成を簡素化でき
るという利点がある。
Ｒ３を挿入し、また、スタートアップ回路５としてｌｆ
ｊ ＜ Ｐ Ｎ Ｐ トランジスタＱ５のベースを入力
端子に接続し、エミッタを０４のベースに接続し、コレ
クタを負電源端子に接続する。ここで、トランジスタＱ
５は回路起！１１時にのみ動作し、起動後はトランジス
タＱ５のベースとエミッタ間は逆バイアスとなりカット
オフする。上述のこと以外の本実施例の動作原理は第１
図と同様であり、その説明は省略する。本実施例では、
出力電流が変化してもオフセット電圧に影響を与えない
ため、電流源１１を抵抗１本でおきかえられるという利
点がある。また、スタートアップ回路も上述したように
１個のトランジスタで構成でき、回路構成を簡素化でき
るという利点がある。
（発明の効果〕
以上説明したように本発明は、ＮＰＮトランジスタとＰ
ＮＰトランジスタのベース−エミッタ問電圧の差を検出
し、それを入力側で補正することによりオフセット電圧
を零にできる効果がある。
ＮＰトランジスタのベース−エミッタ問電圧の差を検出
し、それを入力側で補正することによりオフセット電圧
を零にできる効果がある。
また常に、上述のベース−エミッタ固電圧の差を検出し
ているため、出力負荷電流が変化しても、オフセット電
圧を常に零にできる効果がある。さらに、出力側の電流
に比べ入力側の電流をかなり小さくできるので、ひいて
は人力バイアス電流を小さくできるという効果がある。
ているため、出力負荷電流が変化しても、オフセット電
圧を常に零にできる効果がある。さらに、出力側の電流
に比べ入力側の電流をかなり小さくできるので、ひいて
は人力バイアス電流を小さくできるという効果がある。
第１図は本発明の電圧フオ０ワ回路の一実施例の回路図
、第２図は本発明の電圧フォ［１９回路の他の実施例の
回路図、第３図は従来例の回路図である。 １・・・正電源端子、 ２・・・負電源端子、３・・・
入力端子、 ４・・・出力端子、５・・・スタートア
ップ回路、 Ｑｌ、Ｑａ・・・ＮＰＮトランジスタ、Ｑａ、Ｑａ 、
Ｑ５・・・ＰＮＰトランジスタ、Ｒ＋ 、Ｒ２、Ｒ３・
・・抵抗、 １１・・・はき出し型定電流電源、 ■２・・・吸込型定電流源。
、第２図は本発明の電圧フォ［１９回路の他の実施例の
回路図、第３図は従来例の回路図である。 １・・・正電源端子、 ２・・・負電源端子、３・・・
入力端子、 ４・・・出力端子、５・・・スタートア
ップ回路、 Ｑｌ、Ｑａ・・・ＮＰＮトランジスタ、Ｑａ、Ｑａ 、
Ｑ５・・・ＰＮＰトランジスタ、Ｒ＋ 、Ｒ２、Ｒ３・
・・抵抗、 １１・・・はき出し型定電流電源、 ■２・・・吸込型定電流源。
Claims (1)
- 【特許請求の範囲】 ベースを入力端子とし、コレクタが第１の動作電位点に
接続された第１のトランジスタと、一端が前記第１のト
ランジスタのエミッタに接続された第１の抵抗と、 コレクタが前記第１の抵抗の他端に接続された前記第１
のトランジスタと同極性の第２のトランジスタと、 一端が前記第２のトランジスタのエミッタに接続され、
他端が第２の動作電位点に接続された第２の抵抗と、 コレクタとベースが前記第２の動作電位点に接続され、
エミッタが前記第２のトランジスタのベースに接続され
た前記第１のトランジスタと逆極性の第３のトランジス
タと、 ベースが前記第１の抵抗の他端と第２のトランジスタの
コレクタとの共通接続点に接続され、コレクタが前記第
３のトランジスタのエミッタと第２のトランジスタのベ
ースとの共通接続点に接続された前記第１のトランジス
タと逆極性の第４のトランジスタとを有し、前記第４の
トランジスタのエミッタを出力端子とする電圧フォロワ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31667388A JP2705168B2 (ja) | 1988-12-14 | 1988-12-14 | 電圧フォロワ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31667388A JP2705168B2 (ja) | 1988-12-14 | 1988-12-14 | 電圧フォロワ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02161803A true JPH02161803A (ja) | 1990-06-21 |
| JP2705168B2 JP2705168B2 (ja) | 1998-01-26 |
Family
ID=18079635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31667388A Expired - Lifetime JP2705168B2 (ja) | 1988-12-14 | 1988-12-14 | 電圧フォロワ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2705168B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5623230A (en) * | 1995-09-07 | 1997-04-22 | Lucent Technologies Inc. | Low-offset, buffer amplifier |
-
1988
- 1988-12-14 JP JP31667388A patent/JP2705168B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5623230A (en) * | 1995-09-07 | 1997-04-22 | Lucent Technologies Inc. | Low-offset, buffer amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2705168B2 (ja) | 1998-01-26 |
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