JPH02162449A - バス幅調整装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、異なるバス幅のバスが結合された、例えばコ
ンピュータシステム等のようなバス結合システムにおけ
るバス幅の調整を行なうバス幅調整回路に関し、特に大
きい幅を有する方のバスの使用効率の向上に関する。

［従来の技術］ 従来、バス結合システムにおいて、色々な長さのデータ
を取り扱うことができるように、システムバスは大体最
大バス幅に設定されている。特に、昨今、マイクロコン
ピュータ技術の進展に伴ない、８ビツトマイクロコンピ
ユータから３２ビツトマイクロコンピユータまでが市販
され、６４ビツトのものまでが設計中となっている。こ
れらのマイクロコンピュータでは、当然ながら、システ
ムバスはそのマイクロコンピュータの扱えるデータ長ま
での長さとなっている。ところが、−方、ＩＯ機器の方
のＩ１０バスのデータ長は８ビツトが主流となっている
。従来、これらのマイクロコンピュータとＩ１０機器と
でシステムを設計した場合は、バス間は（例えばトライ
ステートの）バッファ等で接続されていた。

［発明が解決しようとする課題］ システムがシステムバスとＩ１０バスとの２つから構成
されている従来例を考久る。かかる場合、例えば、シス
テムバスが１６ビツトであり、Ｉ１０バスが８ビツトの
ときは、Ｉ１０用のデータはシステムバスの例えば下位
の８ビツトに載せるようにし、上位８ビツトは不使用で
あるというのが一般的であった。従って、折角、システ
ムバスが広いバス幅をもっていても、転送効率は高いと
はいえなかった。

そこで本発明はこれら従来技術の欠点を解消するために
提案されたもので、その目的は、２つの異なるバス幅を
有するバスを接続したシステムにおいて、バスの効率的
な使用を可能ならしめたバス幅調整装置を提案するもの
である。

［課題を解決するための手段］ この課題を解決するための本発明の構成は、異なるデー
タ幅を有する２つのデータバス間でデータ転送を行なう
ために、このバス間に置かれたバス幅調整装置であって
、バスを使用することを要求する信号を載せる信号線と
使用を許可する信号を載せる信号線と、大きい方のバス
のデータ長をもつラッチ手段と、前記要求信号と許可信
号の同期を取る手段とを備える。

［実施例］ 以下添付図面を参照して本発明のバス幅調整装置を、１
６ビツトシステムバスと８ビツトＩ１０バスとからなる
バスシステムに適用した実施例を説明する。

〈システム構成〉 第１図はかかるバスシステムの全体図である。

同図において、１はこの実施例の中心を成すバス幅変換
回路（以下、ＸＬＴと略す）そのものであり、その詳細
は第２図に示される。２は例えばディスクコントローラ
（以下、ＣＴＲＬと略す）のような８ビツトのＩＯコン
トローラであり、３は例えばハードディスクドライブの
ようなＩＯデバイス（以下、ＤＶと略す）である。４は
ＤＭＡ（ＤＩＲＥＣＴ　ＭＥＭＯＲＹ　ＡＣＣＥＳＳ）
コントローラ（ＤＭＡＣと略す）である、また、５は本
システム内でデータ転送の制御を実行するＣＰＵ、６は
転送データを格納するＲＡＭである。７はアドレスデコ
ーダであり、ＣＰＵ５が第１図のＤＭＡＣ４等に制御デ
ータを渡すことを、メモリマツプＩ１０方式で行なうた
めに、そのメモリマツプを変換するためのデコーダであ
る。

このシステムにおけるデータの転送は、ＤＭＡモードに
おいては、次の２つの転送モードが可能である。ＤＭＡ
Ｃを用いてＣＰＵを介さずに、ＤＶＭＣＴＲＬＭＸＬＴ
−ＲＡＭ というように行なわれるＤＭＡモード、また、ＤＭＡＣ
を介さずに、 ＤＶＭＣＴＲＬＭＸＬＴＭＣＰＵＭＲＡＭというように
行なわれるプログラムＲ／Ｗモード、ここで、プログラ
ムモードードとはＣＰＵが８ビツトずつ、ＤＶに対しデ
ータをプログラム的に読み書きするモードを言う。

くインターフェース信号〉 実施例のＸＬＴはＬＳＩ化が容易なように設計されてお
り、ＬＳＩ化された場合の端子は以下のようになる。

ＭＯＤＥ　（ＤＭＡＣ−ＸＬＴ）：　ＤＭＡＴ−−ドで
転送を行なうときの転送方向のセット信号入力端子であ
って、ＭＯＤＥ＝１のときは、ＤＶからのデータ読出し
、ＭＯＤＥ＝ＯのときはＤＶへの書込みとなる。

５Ｔ（ＳＴＡＲＴ）（ＤＥＣ−ＸＬＴ）：ＤＭＡＣがＤ
ＭＡ転送をスタートさせるときの信号入力端子であって
、第１図実施例では、デバイス３への書込みときに使う
。

Ｃ５（Ｃ）ＩＩＰ　５ＥＬＥＣＴ）　　（ＤＥＣ−ＸＬ
Ｔ）　　：　ＣＰＵがＸＬＴをＤＭＡモードで使うか、
プログラムモードで使うかを指示する信号を入力する端
子で、ｃｓ＝　ｉのときは、ＤＭＡモード、Ｃ３＝０の
ときはプログラムモードとなる。

Ｒ／Ｗ　（ＣＰＵ−ＸＬＴ）ニブログラム−Ｅ−−ドに
おいて、該端子が“ｌ”のときはＤＶからの読出しを示
し、“Ｏ“のときはＤＶへの書き込みを示す。

ＬＲＥＱ（ＬＯＣＡＬ　ＲＥＱＵＥＳＴ）　　、　　Ｇ
ＲＥＱ（ＧＬＯＢＡＬＲＥＱＵＥＳＴ）　： 従来のＤＭＡリクエストに相当する信号で、ＬＲＥＱが
ＣＴＲＬからＸ　Ｌ　Ｔ　Ｇ：出されると、適当なタイ
ミング処理を経てＸＬＴからＤＭＡＣにＧＲＥＱが出力
される。このタイミング処理は第６図等で詳細に説明す
る。

Ｇ　Ａ　ＣＫ　（ＧＬＯＢＡＬ　ＡＣＫＮＯＷＬＥＤＧ
Ｅ）、　　Ｌ　Ａ　ＣＫ（ＬＯＣＡＬ　ＡＣＫＮＯＷＬ
ＥＤＧＥ）　　：上記ＤＭＡリクエストに対し、ＣＰＵ
がバス使用権を放棄したことを示すと共に、バス上には
ＤＭＡデータが載っていることを示す信号で、ＤＭＡＣ
から（７）ＧＲＥＱをＸＬＴが受けると、所定のタイミ
ング処理を経てＬＡＣＫをＣＴＲＬに出力する。

Ｌ　Ｉ　ＮＴ　：　ＣＴＲＬからの割り込み信号で、本
実施例のＸＬＴでは、ＤＭＡモードによるデータ転送が
終了したら、ＣＴＲＬから送られてくる。

ＳＤＯ〜Ｓ　Ｄ　＋ｓ（ＳＹＳＴＥＭ　ＤＡＴＡ）　　
：　１６ビツトのシステムバスのデータ ＬＤＯ〜Ｌ　Ｄ　ｔ　　（ＬＯＣＡＬ　ＤＡＴＡ）　：
　８ビツトのＩ１０バスのデータ。

＜ＸＬＴの動作の概略〉 本実施例に使われるＸＬＴは、周知のＤＭＡＣとＣＴＲ
Ｌとの間でバス幅調整に使われるものであるが、従来の
ＤＭＡＣやＣＴＲＬとの互換性を保つために、ＣＴＲＬ
からもＤＭＡＣからもＸＬＴが“見えない”ようにする
必要がある。即ち、本実施例ではＤＭＡＣは１６ビツト
でありＣＴＲＬは８ビツトであるが、ＤＭＡＣから見れ
ば、ＣＴＲＬは１６ビツトであり、ＣＴＲＬから見れば
ＤＭＡＣは８ビツトであるように見える必要がある。そ
のために、本実施例において、特にＤＭＡモードのデー
タ転送のデバイス読出し時とデバイス書込み時の夫々に
おいて、ＬＲＥＱに対する、ＧＲＥＱ、ＧＡＣＫ、ＬＡ
ＣＫの発生タイミングを第３図のように変更している。

ＤＭＡモードのデバイス読出し時では、第３Ａ図に示す
ように、Ｃ，ＴＲＬから２回のＬＲＥＱ（その１回が８
とットデータに対応）に対し、１回のＧＲＥＱが発生す
るようになっている。即ち、ＸＬＴ内で２つの８とット
データを２つの８ビツトラツチ（後述）に保持した時点
で、ＧＲＥＱを発生させて、システムバスＳＤに対する
使用要求を出す、このリクエストに対しＣＰＵが許可（
ＧＡＣＫ）を返すと、ＸＬＴはシステムバス上に１６ビ
ツトデータを出力するというものである。

また、デバイス書込み時では、第３Ｂ図に示すように、
ＤＭＡスタートと共に、ＧＲＥＱを発生せしめて１６ビ
ツトデータをＸＬＴ内の２つの８ビツトラツチに保持し
ておく、ＣＴＲＬから最初のＬＲＥＱが来た時点で、Ｌ
ＡＣＫを返して最初の８ビツトをＣＴＲＬに送り、２度
目のＬＲＥＱに対するＬＡＣＫで後の８ビツトをＣＴＲ
Ｌに送る。

以上のようにして、ＣＴＲＬからもＤＭＡＣからもＸＬ
Ｔは“見えない”ものとなり、また、１６ビツトと８ビ
ツトのバス幅の相違は消える。

尚、第１図実施例においては、デバイス読出し時とデバ
イス書込み時の双方において、ＤＭＡリクエストをＣＴ
ＲＬ側から発生せしめているのは、一般にＤＶは、ＣＰ
Ｕ等と異なり、ＸＬＴからみて、バスに対する要求を待
ってもらうことはできないので、ＤＶ側からＬＲＥＱを
出すこと許す構成にしてリクエストを出すタイミングを
ＤＶ側に任せることにより、バスに対するアクセスエラ
ーの発生を防止するためである。

＜ＸＬＴの詳細〉 第２図を参照しながら、ＸＬＴについて更に詳細に説明
する。

１２．１３，１４．１５は夫々が８ビツト幅の３ステー
ト出力付のＤタイプラッチであり、システムバス側の１
６ビツトとＩ１０バス側の８ビツトとを同期化するため
に設けられている。このうち、ラッチ１２．１３はＩ１
０バスからシステムバス（ＬＤ＝＞ＳＤ）へデータ転送
（即ち、デバイス読出し）するときに使われ、ラッチ１
４．１５はシステムバスからＩ１０バス（ＳＤ−＞ＬＤ
）へデータ転送（即ち、デバイス書込み）するときに使
われる。尚、３ステートトランシーバ１６は８ビツト長
のプログラム転送モードにおいて使われると共に、ＤＭ
Ａモードを設定するときの初期の制御コマンドをＣＴＲ
Ｌ側に送るときにも使われる。

以下、ＤＭＡモードにおける、デバイス読出し動作とデ
バイス書込み動作について説明する。

ｉＩと仁入韮Ｊ［ｌ 第４図はデバイス読出しのためのシーケンスフローチャ
ートであり、第６図はそのタイミングである。

まず、ＣＰＵがＤＭＡＣ等にモード等をセットするとこ
ろから説明する。

ｃｐｏはＤＭＡＣにＬＤ＃ＳＤという方向の転送モード
を設定する（ステップ５４０）。このときは、ＭＯＤＥ
＝１として記憶される。次に、ＣＰＵはＤＭＡＣにメモ
リの転送先または転送元アドレスを指定する（ステップ
５４０）、これらは、ＣＰＵが、メモリマツプＩ１０に
よりＤＭＡＣに割り当てられたアドレスに対して制御デ
ータを書き込むことによりなされる。このようにすると
、ＤＥＣがＤＭＡＣへの制御データの書込みであると検
知して、ＤＭＡＣが選択される０次に、ＣＰＵが、ＸＬ
ＴとＣＴＲＬの夫々に割り当てられたアドレスにＤＭＡ
転送を指示する制御コマンドを書き込む（ステップ５４
１）と、ＤＥＣが、ＸＬＴとＣＴＲＬのためのＯ８信号
を出力する。

すると、ＸＬＴに対して５ＴＡＲＴ信号が送られる。ま
た、ＣＴＲＬにＯ８信号と共に制御コマンドが書き込ま
れる。このとき、Ｃ８信号はＤＥＣからＣＴＲＬへ直接
波されるが、制御コマンドはトランシーバ１６、ＸＬＴ
のＬＤババス介して渡されることになる。これは、まだ
ＤＭＡ転送モードになっていないために、ラッチ１２，
１３，１４．１５出力は高インピーダンス状態であり、
トランシーバ１６のみ動作することで、ＳＤＯ〜ＳＤ７
上の制御コマンドがＬ　Ｄ　ｏ　”　Ｌ　Ｄ　ｔに渡さ
れるようになるからである。

ＭＯＤＥ＝１で、５ＴＡＲＴ信号がＸＬＴに入力される
と、ゲート４２を介してフリップフロップ４０がリセッ
トされる。このリセットは、ＸＬＴ内でタイミングが正
常に行なわれることを保証するために行なわれる。

さて、制御コマンドが書き込まれると、ＣＴＲＬは、Ｄ
Ｖからのデータをデータ転送のためのＬＲＥＯ信号を発
生する（ステップＳ３）。もしＤＶが例えばディスクド
ライブであり、ＣＴＲＬがハードディスクコントローラ
（ＨＤＣ）であれば、このＨＤＣがディスクからのセク
タマーク信号を受けて、ディスク読出しコマンドを送り
、読出しが開始されることになろう。

さて、このＬＲＥＱにより、ＸＬＴが動作を開始する。

このＬＲＥＱ信号は、ＣＴＲＬが最初の８ビツトをＲＡ
Ｍに送るためのバスリクエスト信号に相当する。以下、
第６図も参照して説明する。

ＬＲＥＱの入力により、フリップフロップ２２がセット
される。このフリップフロップ２２のセットによりラッ
チ１２．１３が動作可能になる。

ラッチ動作は、ラッチ１２については、信号８１＊ＰＩ
の立ち上がり入力を受けて、ラッチ１３についてはＳｓ
　＊Ｐ＋の立ち上がり入力を受けて行なわれる。そこで
、信号Ｓ＋　、Ｓｔ　、Ｐ＋　、Ｐ２がフリップフロッ
プ２９〜３３においてどのように発生するかを説明する
。フリップフロップ２９〜３２のに入力は、フリップフ
ロップ３２のＱ出力であるから、初期状態では、フリッ
プフロップ２９〜３２はリセット状態にある。また、イ
ンバータ４３を介した５ＴＡＲＴ信号によりフリップフ
ロップ３３はリセット状態（即ち、Ｓ、＝Ｏ）にある。

ＬＲＥＱが入力されると、フリップフロップ２９〜フリ
ツプフロツプ３３が順に１クロツクずつ遅れてセットさ
れるようになっている。このタイミングチャートを第８
図に示す。第８図によると、フリップフロップ２９がセ
ットした後で、１クロック間だけ信号Ｐ＋が“１“にな
り、２クロック間だけ信号Ｐ２が“１”となる、また、
フリップフロップ２９〜３２のリセットと同時にフリッ
プフロップ３３がセットする。次のＬＲＥＱ　（次の８
ビツトに相当）を入力すると、Ｐｒ、Ｐｌについては前
述のと同一のタイミングで発生する。しかし、ＳＬ、Ｓ
２については、第８図に示すように、最初の８ビツトと
後の８ビツトでは逆転している。

最初（即ち、Ｓ＋＝ｔ）のＰｌが発生すると、ゲート２
４を介してＣＴＲＬ側にＬＡＣＫが出力される（ステッ
プ５１３）、このＬＡＣＫを受けると（ステップＳ４）
、ＣＴＲＬ側は最初の８ビツトデータをＸＬＴに送るの
で、ＬＤ上にはこのデータが載っている。

ＸＬＴ内では、ＰＩ　＊ＳＬの立ち上がりで、ＬＤデー
タのラッチ１２へのラッチ動作が行なわれる（ステップ
５１４）、信号Ｐ＋が“Ｏ”になると、ＬＡＣＫは“Ｏ
”になる（ステップ５１５）ので、これを受けてＣＴＲ
Ｌ側は、データ出力及びＬＲＥＱを落しくステップＳ９
）て、ステップＳ２に戻り、ステップＳ３で、再びＬＲ
ＥＱを“１”にする、このＬＲＥＱは２度目のリクエス
ト信号となる。

ＸＬＴが２度目のＬＲＥＱを受けると、第８図に示した
シーケンスが開始される。このシーケンスのＰｌでゲー
ト２４を介してＣＴＲＬに対してＬＡＣＫが送られる。

このＬＡＣＫを受けてＣＴＲＬはＬＤ上に次の８ビツト
を載せる（ステップＳ５）、今度は５２＝１となってい
るから信号Ｔ、（ゲート９の出力）は１クロック間だけ
“１”になってから“Ｏ”に変化する。このＴ＋の立ち
下がりで、ゲート３７を介してフリップフロップ４０が
クロックに同期してセットされる、即ちＧＲＥＱ＝１と
なる（ステップ５２０）、さらに、ラッチ１３にＬＤデ
ータがラッチされる（ステップ５１８）、そして、ＣＴ
ＲＬに対してＬＡＣＫ＝Ｏが送られる（ステップ５１９
）、ＬＡＣＫ＝Ｏで、ＣＴＲＬはＬＲＥＱを“０”にし
て（ステップＳ９）から、３回目の８とットデータのた
めのＬＲＥＱをＸＬＴに対し出力する（ステップＳ３）
。

ＸＬＴは、２度目（７）Ｐ　Ｉ”？”Ｇ　ＲＥＱをＤＭ
ＡＣに対して出力することにより、ラッチ１２．１３の
１６ビツトデータを転送するためのシステムバスＳＤの
使用権を要求する。そして、システム側からバスが開放
されたことを示す信号ＧＡＣＫを待つ、ＧＲＥＱを受け
たＤＭＡＣは周知のシーケンスにより、ＣＰＵに対し信
号ＢＲ（ＢｕｓＲＥＱＵＥＳＴ）を送出する（ステップ
５３３）。ＢＲを受けたＣＰＵはバス権を放棄（ステッ
プ５４７）し、ＤＭＡＣに対し信号Ｂ　Ｇ　（ＢＩＪＳ
　ＧＲＡＮＴＥＤ）を送出する。ＢＧを受けたＤＭＡＣ
はＣＰＵに対し、ＢＧＡＣＫ＝１を返すと共にＢＲを落
す（ステップ５３５）、また、Ｘ　Ｌ　Ｔ　＆、：対し
てＧＡｃＫを”１　”にする（ステップ５３６）。

Ｇ　Ａ、　ＣＫを受けると、ＸＬＴ内ではゲート１８を
介してラッチ１２．１３の出力が付勢される。

即ち、ＳＤ上に１６ビツトデータが載る。また、ゲート
４２を介してフリップフロップ４０がリセットされて、
ＧＲＥＱが“０”に落ちる（ステップ５２２）。そして
、ＳＤ上のデータはＲＡＭに書込まれる（ステップ５３
６）、ＤＭＡＣではＧＲＥＱ＝Ｏをみて、ステップＳ３
ＢでＣＰＵに対するＢＧＡＣＫを“０”に落として、バ
ス権をＣＰＵに返す。

かくして、最初の１６ビツトデータのＤＭＡＣを介した
ＲＡＭへの転送が終了した。３回目以降の８とットデー
タの転送も前述したシーケンスを全く同じようにして行
なわれる。

尚、ＧＡＣＫがＤＭＡＣから来る前にＣＴＲＬが３回目
のＬＲＥＱを出す可能性はあるが、そのときでも、ＧＡ
ＣＫが来るまではフリップフロップ４０がセットしてい
るために、ゲート２８は開かず、第８図に示したシーケ
ンスは開始されないので、ラッチ内のデータは正常に保
持される。

１ブロツクデータの読出しが終了すると、ＣＴＲＬから
ＬＩＮＴが発生される（ステップＳ９）、このＬＩＮＴ
を受けると、ＸＬＴではフリップフロップ２２がリセッ
トされ、ラッチ１２〜１４は動作不能になる。即ち、Ｘ
ＬＴは通常のモードに復帰される。

上述の説明から明らかなように、ＣＴＲＬ側の制御及び
ＤＭＡＣ，ＣＰＵ側の制御は全〈従来のものと変りはな
い、即ち、ＸＬＴがあるために、ＣＴＲＬ、ＤＭＡＣ，
ＣＰＵは、ビット長の違いを全く意識していなくてもバ
ス結合が可能となっている。

アｌ辷仁ス」しとに 第２図、第５図、第７図を参照して、デバイス書込み動
作について説明する。

ＣＰＵは、モードの設定、転送開始アドレスの設定等（
ステップ５１１２）の終了した後に、書込みコマンドを
発行する（ステップ５１１３）。

すると、ＤＭＡＣからＸ　Ｌ　Ｔ　ニ対し５ＴＡＲＴ信
号が送られる。ＸＬＴがこれを受けると、ゲート４１を
介してフリップフロップ４０がセットされ、ＤＭＡＣに
対してＧＲＥＱが送られ（ステップ５８２）　、システ
ムバスの使用要求を出す。

使用要求が認められて、ＤＭＡＣからＧＡＣＫを受けと
ると、フリップフロップ４０がリセットされると共に、
フリップフロップ３５がセットされる。このフリップフ
ロップ３５は、信号５ＴＡＲＴを必要としないでも、２
回目のＧＲＥＱをＤＭＡＣに向けて出すことを可能にす
るためにある。ＸＬＴはＧＡＣＫを受けると、その２ク
ロツク後にゲート１９を介した信号により、ＳＤ上の１
６ビツトデータをラッチ１４．１５にラッチする。フリ
ップフロップ４０がリセットされると、ＧＲＥＱ＝Ｏと
なって、システムバスの使用権はＣＰＵに返される（ス
テップ５１０８．ステップＳｌ　１８）、ＸＬＴは１６
ビツトデータなラッチ１４．１５に格納した状態でＣＴ
ＲＬからのＬＲＥＱを待つ、バス使用権はＣＰＵに返し
ているので、ＸＬＴはＣＴＲＬから（７）ＬＲＥＱを待
つコとが許される。

ＣＴＲＬ側でデータの書込みが可能になると、ＬＲＥＱ
をＸＬＴに出力（ステップ５６６）する。このＬＲＥＱ
により第８図のシーケンスが開始される。このシーケン
スによりフリップフロップ３３がセットされると、信号
Ｓ３が“１”になる。信号Ｓ２は、ゲート３８を介して
フリップフロップ４０のＪ入力に入っているので、２回
目のＬＲＥＱを待って、フリップフロップ４０がセット
可能になるようにしている。

ラッチ１４の出力ＥＮＡＢＬＥはＳ＋＊Ｐｚの立ち下が
りであり、ラッチ１５の出力ＥＮＡＢＬＥはＳ２＊Ｐｚ
の立ち下がりである。ＸＬＴは、Ｐ２の間（２クロック
間）だけＬＡＣＫ＝１をゲート２５を介してＣＴＲＬに
返すと共に、ラッチ１４出力をＳ、タイミングに付勢す
る（ステップ５８４）、ＣＴＲＬはＬＡＣＫ＝Ｏ−１（
７）変化（ステップ８６８．ステップ５７０）をみて、
ＬＤ上の最初の８ビツトデータを入力（ステップ５７２
）する、そして、ＬＲＥＱ＝Ｏ（ステップ５７３）とし
てから、ＬＲＥＱ＝１　（ステップ５６６）とする、こ
の２回目のＬＲＥＱで第８図のシーケンスが再び起動さ
れる。この２回目のＰ２で、ゲート１１を介してラッチ
１５の出力が付勢される（ステップ５８７）、一方、フ
リップフロップ３５は既にセットされているから、この
２回目のＬＲＥＱによりゲート３８を介してフリップフ
ロップ４０がセットされ、ＤＭＡＣに対してＧＲＥＱが
送られることになる。このＧＲＥＱにより、ＤＭＡＣ，
ＣＰＵでは２回目の１６ビツトデータのＳＤババス上の
送出動作を開始する。

２回目のＰ２により、２回目のＬＡＣＫがＣＴＲＬに出
力される。そして、ＣＴＲＬが２つ目の８とットデータ
を入力する。一方、信号Ｔ２　　（ゲート１１の出力）
によりインバータ３４を介してフリップフロップ３５が
リセットされる。フリップフロップ３５がリセットされ
ることにより、３回目（奇数回目）のＬＲＥＱに対する
ＧＲＥＱのセットが防止される。即ち、１回のＧＲＥＱ
発生に対して２回のＬＡＣＫの発生が保証される。

このようにして、デバイス書込み動作に際しても、１６
とットデータは２つの８とットデータに分けられ、２回
に亙ってＣＴＲＬ側に送出されることになる。

（第２図実施例の効果〉 以上のような実施例によると、次のような効果が得られ
る。

■：■１０デバイス側のコントローラは現在種々のＬＳ
Ｉが市販されている。その中には、ディスクコントロー
ラもあればＣＲＴコントローラもあり、また、８ビツト
のものもあれば１６ビツトのものもある。ＤＭＡＣにつ
いても事情は同じである。そこで、この実施例のＸＬＴ
によれば、これらの既存のコントローラに何等変更を強
いることなく、８ビツトと１６ビツト間でのバス幅を調
整した上でのＤＭＡモードにおけるデータ転送を可能な
らしめた。

■二また、この実施例によれば、■のバス幅調整を行な
うか否かはプログラム的に可能となっている。即ち、バ
ス幅の調整を行なうか否かは、システムの要求に合せて
、ダイナミックに変更することが可能となっている。

■：また、第２図の回路を見ても分るように、本ＸＬＴ
はＬＳＩ化が容易なような構成となっている。

〈変形例〉 上記実施例では、ＩＯデバイス側のバスＬＤのデータ幅
が８ビツト、システムバス側Ｄ側のデータ幅が１６ビツ
トの場合を説明したが、システムバス側のバス幅が３２
ビツト、６４ビツト幅の場合であっても、Ｄフリップフ
ロップの数等を増すことにより容易に対応できる。

またシステムがＢｉｇ　Ｅｎｄｉａｎ　（上位データが
下位アドレス）の場合でもラッチ、読出しの順番を変更
することにより容易に対応できる。

また、上記実施例では、１つのＣＴＲＬに１つのＸＬＴ
を接続するように構成していたが、１つのシステム内の
全てのコントローラ（システムバスと異なるデータ長の
コントローラ）に対して各々のＸＬＴを接続するように
してもよい。

また、ＸＬＴは第２図実施例ではフリップフロップ等を
組合せた形態となっているが、第４図。

第５図のＸＬＴの制御フローチャートを見れば、マイク
ロプログラム制御により行なうことも可能であることも
容易に理解される。

また、上記実施例では、Ｉ１０デバイスとＲＡＭ間のデ
ータ転送を例としていたが、メモリメモリ間のデータ転
送においても適用可能である。

［発明の効果］ 以上説明したように本発明によれば、異なるデータ幅を
有する２つのデータバス間でデータ転送を行なうために
、このバス間に置かれたバス幅調整装置であって、バス
を使用することを要求する信号を載せる信号線と使用を
許可する信号を載せる信号線と、大きい方のバスのデー
タ長をもつラッチ手段と、前記要求信号と許可信号の同
期を取る手段とを備久ることを特徴とする。

従って、大きい方のバスには、小さい方のデータ幅のバ
スデータが重畳されるので、バス使用が効率化される。

第２項の発明によると、本発明はＤＭＡモードにおいて
特に有効となる。

【図面の簡単な説明】

第１図は本発明の１実施例のの全体ブロック図、 第２図はバス幅調整回路の回路図、 第３Ａ図、第３Ｂ図は本実施例のＸＬＴの動作概略を説
明するタイミングチャート、 第４図、第６図は夫々、デバイス読出し時における動作
フローチャート及びタイミングチャート、 第５図、第７図は夫々、デバイス書込み時における動作
フローチャート及びタイミングチャート、 第８図は実施例における基本信号のタイミングチャート
である。 第３Ａ図 図中、 １・・・バス幅調整回路（−ＸＬＴ）、２・・・Ｉ１０
デバイスコントローラ（ＣＴＲＬ）　、３・・・Ｉ１０
デバイス（ＤＶ）　、４・・・ＤＭＡコントローラ、５
・・・ＣＰＵ、６・・−ＲＡＭ、７・・・アドレスデコ
ーダ（ＤＥＣ）である。 第３Ｂ図

Claims (2)

【特許請求の範囲】
1. （１）異なるデータ幅を有する２つのデータバス間でデ
   ータ転送を行なうために、このバス間に置かれたバス幅
   調整装置であつて、 バスを使用することを要求する信号を載せる信号線と使
   用を許可する信号を載せる信号線と、大きい方のバスの
   データ長をもつラッチ手段と、 要求信号と許可信号の同期を取る手段とを備えたことに
   よりバス幅の調整を行なうバス幅調整装置。
2. （２）前記２つのデータバス間のデータ転送はＤＭＡモ
   ードで行なわれ、 上記バス幅の調整はＤＭＡ転送要求を開始したときから
   転送終了信号を発生したときまでとする事を特徴とする
   請求項の第１項に記載のバス幅調整回路。