JPH0954745A - コンピュータシステム - Google Patents

Abstract

(57)【要約】 【課題】ＤＭＡシリアルチャネルプロトコルを改良して
ＤＭＡ転送の信頼性の向上を図る。 【解決手段】外部ＰＣＩバス４上のデバイスおよび外部
ＩＳＡバス５上のデバイスを制御するＤＳ−ＰＣＩ／Ｉ
ＳＡブリッジ２０は、プロシードとフリーズの２つの動
作状態を有している。ＤＭＡＣコア１５２からＤＡＣＫ
＃を受信したとき、その動作状態はプロシードからフリ
ーズに切り替えられる。フリーズ状態では、ＤＡＣＫ＃
が通知されたＩ／ＯのＤＭＡ要求の状態に変化が生じた
時のみシリアルＲＥＱ＃サイクルが実行される。よっ
て、他のＩ／Ｏに関するＤＭＡ要求の状態変化を通知す
るためのシリアルＲＥＱ＃サイクルの実行は凍結され、
シリアルＲＥＱがＤＭＡサイクル実行中にインアクティ
ブにされるといった不具合がなくなり、ＤＭＡ転送を正
常に行うことが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はコンピュータシス
テムに関し、特にＤＭＡコントローラを必要とするデバ
イスと必要としないデバイスとが混在するコンピュータ
システムに関する。

【０００２】

【従来の技術】従来、パーソナルコンピュータに使用さ
れるシステムバスとしては、ＩＳＡ（Ｉｎｄｕｓｔｒｙ
Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ）バス
やＥＩＳＡ（Ｅｘｔｅｎｄｅｄ ＩＳＡ）バスが主流で
あったが、最近では、データ転送速度の高速化や、プロ
セッサに依存しないシステムアーキテクチャの構築のた
めに、デスクトップ型のパーソナルコンピュータを中心
に、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎ
ｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスが採用され始めて
いる。

【０００３】ＰＣＩバスにおいては、ほとんど全てのデ
ータ転送はブロック転送を基本としており、これら各ブ
ロック転送はバースト転送を用いて実現されている。こ
れにより、例えばＰＣＩバスでは最大１３３Ｍバイト／
秒（データバスが３２ビット幅の時）のデータ転送速度
を実現できる。

【０００４】したがって、ＰＣＩバスを採用すると、Ｉ
／Ｏデバイス間、およびシステムメモリとＩ／Ｏデバイ
スとの間のデータ転送などを高速に行うことが可能とな
り、システム性能を高めることができる。

【０００５】

【発明が解決しようとする課題】最近では、デスクトッ
プ型のパーソナルコンピュータだけでく、ノートブック
タイプまたはデスクトップタイプなどのポータブルパー
ソナルコンピュータにおいても、ＰＣＩバスの採用が検
討され始めている。

【０００６】デスクトップ型のパーソナルコンピュータ
においては、ＰＣＩ拡張カードやＩＳＡ拡張カードとい
った機能拡張のためのオプションカードはシステムボー
ド上の拡張スロットに直接装着して使用される。この場
合、ＩＳＡ拡張カードが接続される各ＩＳＡ拡張スロッ
トについては、複数種のＤＭＡチャネルに対応するＤＭ
Ａ要求信号（ＤＲＥＱ）線およびＤＭＡアクノリッジ
（ＤＡＣＫ＃）線の複数のペアが定義されている。この
ため、各ＩＳＡ拡張カードは、そのカードに対応する特
定のＤＭＡチャネル（１組のＤＲＥＱ，ＤＡＣＫ＃）を
利用することにより、システムボード上のＤＭＡＣ（直
接メモリアクセスコントローラ）コアのＤＭＡ転送機能
を使用することができる。したがって、デスクトップ型
のパーソナルコンピュータにおいては、ＰＣＩバスマス
タなどのＤＭＡＣを必要としないデバイスと、ＩＳＡデ
バイスなどのＤＭＡＣを必要とするデバイスとを比較的
容易に混在させることができる。

【０００７】しかし、ポータブルパーソナルコンピュー
タにおいては、ＰＣＩ拡張カードやＩＳＡ拡張カードな
どのオプションカードは、ドッキングステーションと称
される拡張ユニットを介して装着する必要がある。この
場合、ポータブルパーソナルコンピュータからドッキン
グステーションに導出される信号線数はできるだけ少な
くすることが要求されている。なぜなら、ドッキングス
テーションに導出される信号線数が増えると、システム
ボード上に搭載されたドッキングステーションとのイン
タフェースのためのＬＳＩのピン数の増加や、ポータブ
ルパーソナルコンピュータとドッキングステーションと
を接続するコネクタのピン数の増加などが引き起こさ
れ、ポータブルパーソナルコンピュータのコストアッ
プ、システム実装効率の低下といった不具合が生じるか
らである。

【０００８】このため、ＤＭＡ要求信号（ＤＲＥＱ）線
およびＤＭＡアクノリッジ（ＤＡＣＫ＃）線の複数のペ
アをドッキングステーションに導出することは望ましく
ない。しかし、これらＤＭＡ転送のための制御線をドッ
キングステーションに導出しないと、ＩＳＡ拡張カード
などのオプションカードがＤＭＡ転送を利用することは
できない。

【０００９】そこで、最近では、ＤＭＡ要求信号（ＤＲ
ＥＱ）線およびＤＭＡアクノリッジ（ＤＡＣＫ＃）線の
複数のペアを利用せずに、ドッキングステーションに装
着されるＩＳＡ拡張カードとシステムボード上のＤＭＡ
Ｃコアとの間でＤＭＡ要求信号（ＤＲＥＱ）およびＤＭ
Ａアクノリッジ（ＤＡＣＫ＃）を送受信するためのプロ
トコルが検討されている。

【００１０】このプロトコルは、ＰＣＩバス上の１対の
バスアクセス要求信号（ＲＥＱ＃）およびバスアクセス
許可信号（ＧＮＴ＃）を利用して、複数チャネル分のＤ
ＲＥＱおよびＤＡＣＫ＃の転送を実現する方式である。
このプロトコル下においては、複数チャネル分のＤＭＡ
要求（ＤＲＥＱ）はバスアクセス要求信号（ＲＥＱ＃）
を利用したシリアル転送によって、ＰＣＩバスに接続さ
れているＤＭＡＣコアに送信される。また、ＤＡＣＫ＃
についても、バスアクセス許可信号（ＧＮＴ＃）を利用
したシリアル転送によって、ＤＭＡＣコアからドッキン
グステーションのＩＳＡ拡張カードに送信される。以下
では、これらＤＲＥＱおよびＤＡＣＫ＃のシリアル転送
の目的で使用されるＲＥＱ＃およびＧＮＴ＃について
は、シリアルＲＥＱ＃およびシリアルＧＮＴ＃と称する
ことにする。

【００１１】このように複数のＤＭＡチャネルをシリア
ル化して転送するというＤＭＡシリアルチャネルプロト
コルを利用した場合には、ドッキングステーションには
ＰＣＩバスに相当する信号線だけを導出し、そのドッキ
ングステーション内にＰＣＩ−ＩＳＡブリッジを設ける
だけで、ＰＣＩ拡張カードとＩＳＡ拡張カードの双方を
使用することが可能となる。

【００１２】しかし、このような構成を採用すると、Ｄ
ＭＡ要求信号（ＤＲＥＱ）の通知については、ドッキン
グステーション内のＰＣＩ−ＩＳＡブリッジ側では複数
チャネル分のＤＭＡ要求信号（ＤＲＥＱ）をシリアル化
するための処理、ＤＭＡＣコア側ではシリアル転送で通
知されたＤＲＥＱのチャネル情報をパラレルに分解して
ＤＭＡＣコア内のＤＭＡＣに与える処理が必要となる。
このため、ＩＳＡ拡張カードからＤＭＡ要求信号（ＤＲ
ＥＱ）が発生されてからそのＤＭＡ要求信号がＤＭＡＣ
で受け付けられるまでには、比較的多くの時間を要す
る。

【００１３】同様に、ＤＡＣＫ＃についても、ＤＭＡＣ
コア側では複数チャネル分のＤＡＣＫ＃をシリアル化す
るための処理、ＰＣＩ−ＩＳＡブリッジ側ではシリアル
転送で通知されたＤＡＣＫ＃のチャネル情報をパラレル
に分解して元のＤＡＣＫ＃に戻す処理が必要となるの
で、その通知には時間が掛かる。

【００１４】このようなタイムラグなどが原因で前述の
ＤＭＡシリアルチャネルプロトコルを利用してＤＲＥＱ
とＤＡＣＫ＃の送受信に矛盾が生じると、次のような誤
動作が引き起こされる危険がある。以下、この誤動作発
生のメカニズムを図９および図１０を参照して説明す
る。

【００１５】図９はＤＭＡシリアルチャネルプロトコル
を採用する場合に必要となると想定されるポータプルコ
ンピュータのシステム構成を示し、図１０はそのポータ
ブルコンピュータにおけるＤＭＡシリアルチャネルプロ
トコルの手順を示している。

【００１６】図９に示されているように、ＣＰＵ１０１
と内部ＰＣＩバス１０４との間にはホスト−ＰＣＩブリ
ッジ装置１０２が設けられており、これによってＣＰＵ
１０１のプロセッサバスと内部ＰＣＩバス１０４が繋が
れる。システムメモリ１０３はホスト−ＰＣＩブリッジ
装置１０２によって制御される。また、内部ＰＣＩバス
１０４には、ＤＭＡＣコア１０５が接続されている。内
部ＰＣＩバス１０４とドッキングステーションＤＳとの
間はＰＣＩ−ＤＳブリッジ装置１０６によって繋がれ
る。ドッキングステーションＤＳ内部には、ＤＳ−ＰＣ
Ｉ／ＩＳＡブリッジ装置１０７が設けられており、この
ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置１０７には外部ＰＣ
Ｉバスおよび外部ＩＳＡバスが接続されている。

【００１７】このシステムでは、外部ＩＳＡバス上のＩ
ＳＡ拡張カードＡ，Ｂと内部ＰＣＩバス１０４上のＤＭ
ＡＣコア１０５との間のＤＲＥＱ，ＤＡＣＫ＃の送受信
は、ＤＭＡシリアルチャネルプロトコルに従って図１０
の様に行われる。 （１）ＩＳＡ拡張カードＡがＤＲＥＱ Ａをアクティブ
にする。 （２）ＤＳ−ＰＣＩ／ＩＳＡブリッジ１０７がＲＥＱ＃
を利用したシルアル転送を行い、ＤＲＥＱ ＡをＤＭＡ
Ｃコア１０５に送信する。この場合、シリアルＲＥＱ＃
のスタートビットＳに後続するいくつかのシリアルビッ
ト列は、ＤＭＡチャネルＡがアクティブにされているこ
とを示す。 （３）ＤＭＡＣコア１０５がシリアルＲＥＱ＃を受信
し、前述のシリアルビット列によって指定されたＤＭＡ
チャネル（チャネルＡ）に対応する内部ＤＲＥＱＡ（Ｉ
ｎｔ．ＤＲＥＱ Ａ）を発生する。このＩｎｔ．ＤＲＥ
Ｑ Ａは、ＤＭＡＣコア内部のＤＭＡＣが有する複数チ
ャネル分のＤＲＥＱ入力ポートの１つに供給される。 （４）ＤＭＡＣコア１０５がＧＮＴ＃を利用したシルア
ル転送を行い、ＤＲＥＱＡに対応するＤＡＣＫ Ａ＃を
送信する。この場合、シリアルＧＮＴ＃のスタートビッ
トＳに後続するビット列によって、ＤＭＡ転送が実行さ
れるＤＭＡチャネル（チャネルＡ）が選択される。 （５）ＤＳ−ＰＣＩ／ＩＳＡブリッジ１０７がシリアル
ＧＮＴ＃を受信し、前述のビット列によって指定された
ＤＭＡチャネルに対応するＤＡＣＫ Ａ＃を発生する。
このＤＡＣＫ Ａ＃によって、ＤＭＡチャネルＡを利用
したＤＭＡ転送の開始がＩＳＡ拡張カードＡに通知され
る。

【００１８】このような手順のうち、例えば（２）から
（４）の間の期間においては、ＤＳ−ＰＣＩ／ＩＳＡブ
リッジ１０７は、シリアルＲＥＱ＃の再送信を行う可能
性がある。再送信のトリガとなるのは、例えば、ＩＳＡ
拡張カードＢからのＤＲＥＱＢがアクティブ状態に変化
した場合である。

【００１９】この場合、２つのＩＳＡ拡張カードＡ，Ｂ
それぞれからＤＲＥＱ Ａ，ＤＲＥＱ Ｂが発生してい
ることを通知するためのシリアルＲＥＱ＃の再送信のた
めに、発生中のＲＥＱ＃は一旦インアクティブにされ
る。この時、ＤＭＡＣコア１０５は、それをＩＳＡ拡張
カードＡがＤＲＥＱ Ａをインアクティブにしたものと
誤って判断してしまい、ＤＭＡＣへの内部ＤＲＥＱ Ａ
をインアクティブにする危険がある。この結果、ＤＭＡ
ＣはＩＳＡ拡張カードＡに対応するＤＭＡ転送が終了さ
れたと判断し、これによって図示のようにＤＡＣＫ Ａ
＃が出かかって消えるというタイミングが発生してしま
う。この場合、ＩＳＡ拡張カードＡのＤＭＡ転送はイリ
ーガルな状態で終了されてしまう。

【００２０】また、図１０には示されてないが、手順
（５）の期間中においても、もしＩＳＡ拡張カードＢか
らのＤＲＥＱ Ｂの発生に起因してシリアルＲＥＱ＃の
再送信が行われると、同様にして、ＩＳＡ拡張カードＡ
に対するＤＭＡ転送が途中で終了されてしまうという不
具合が生じる。

【００２１】このようにＤＭＡシリアルチャネルプロト
コルを採用すると、１つのＲＥＱ＃線によって複数のＩ
／Ｏデバイスそれぞれの最新のＤＲＥＱの状態を通知す
る必要があるため、前述のＤＲＥＱおよびＤＡＣＫ＃の
転送プロトコルに矛盾が発生する危険があり、これによ
ってＤＭＡ転送の誤動作が引き起こされるという欠点が
あった。

【００２２】また、ＤＳ−ＰＣＩ／ＩＳＡブリッジ１０
７は、実行されるＤＭＡ転送に対応したバスマスタが存
在している場所に応じてバス方向（アドレス、および制
御系バスの方向）を切り換えることが必要であるが、シ
リアルチャネルプロトコルを採用したシステムにおいて
は、そのバス方向を切り替えるタイミングが遅れ、結果
としてＤＭＡ転送が実行されるまでに時間が掛かるとい
う問題がある。

【００２３】すなわち、上述したＤＡＣＫ＃のシリアル
転送によってＤＭＡ転送の実行が指示されるＩ／Ｏデバ
イスが、ＩＳＡバスマスタの場合とバスマスタで無い場
合とでは、以降、発生されるバスサイクルが大きく異な
る。すなわち、外部ＩＳＡバスに接続されているＩＳＡ
バスマスタにＤＡＣＫ＃が返送された場合にはそのバス
マスタ自体によって以降のバスサイクルが実行される
が、ＩＳＡバスマスタで無い場合には、バスサイクルは
全てＤＭＡＣコア１０５によって実行される。このた
め、ＩＳＡバスマスタの場合とバスマスタで無い場合と
では、必要なバス方向は基本的に逆方向となる。

【００２４】しかし、ＤＳ−ＰＣＩ／ＩＳＡブリッジ１
０７は、外部ＩＳＡバス上のマスター信号ＭＡＳＴＥＲ
＃が変化される時点まではＤＭＡ転送の実行が指示され
るＩ／ＯデバイスがＩＳＡバスマスタか否かを決定でき
ないため、バス方向の切り替えタイミングが遅れ、結果
としてＤＭＡ転送が実行されるまでに多くの時間が掛か
かってしまう。

【００２５】この発明はこのような点に鑑みてなされた
もので、ＤＭＡシリアルチャネルプロトコルを改良する
ことによって前述の矛盾による誤動作やバス方向制御の
遅れを解消できるようにし、ＤＭＡ転送処理の信頼性の
向上および効率化を図ることができるコンピュータシス
テムを提供することを目的とする。

【００２６】

【課題を解決するための手段】この発明によるコンピュ
ータシステムは、ＰＣＩバスと、このＰＣＩバス上に定
義され、バスマスタ毎に１組ずつ割り当てられているバ
スアクセス要求信号（ＲＥＱ＃）線およびバスアクセス
許可信号（ＧＮＴ＃）線を利用してバスアクセスを調停
するバスアービタ（ＰＢＡ）と、前記ＰＣＩバスに接続
され、直接メモリアクセス（ＤＭＡ）を実行するＤＭＡ
コントローラと、前記ＤＭＡコントローラのＤＭＡ機能
を必要とする複数のＩ／Ｏデバイスと、これら複数のＩ
／Ｏデバイスと前記ＰＣＩバス間に接続された第１のバ
スマスタであって、前記複数のＩ／Ｏデバイスそれぞれ
から出力される複数のＤＭＡ要求信号（ＤＲＥＱ）の状
態をシリアル情報に変換し、そのシリアル情報を、前記
第１のバスマスタに割り当てられたバスアクセス要求信
号（ＲＥＱ＃）線を利用したシリアル転送サイクルによ
って前記ＤＭＡコントローラに送信する第１のバスマス
タと、前記ＰＣＩバスおよび前記ＤＭＡコントローラに
接続され、前記第１のバスマスタに割り当てられたバス
アクセス要求信号（ＲＥＱ＃）線およびバスアクセス許
可信号（ＧＮＴ＃）線を管理する管理手段であって、前
記第１のバスアクセス要求信号（ＲＥＱ＃）線を利用し
たシリアル転送サイクルによって送信されたシリアル情
報を、前記ＤＭＡコントローラに入力するための複数の
ＤＭＡ要求信号（ＤＲＥＱ）に変換する手段、および前
記ＤＭＡコントローラから出力される複数のＤＭＡアク
ノリッジ信号（ＤＡＣＫ＃）それぞの状態をシリアル情
報に変換し、そのシリアル情報を前記第１のバスマスタ
に割り当てられたバスアクセス許可信号（ＧＮＴ＃）線
を利用したシリアル転送サイクルによって前記第１のバ
スマスタに送信する手段、を含む管理手段とを具備し、
前記第１のバスマスタは、前記複数のＩ／Ｏデバイスそ
れぞれからのＤＭＡ要求信号（ＤＲＥＱ＃）の状態変化
が発生する度に前記バスアクセス要求信号（ＲＥＱ＃）
線を利用したシリアル転送サイクルを実行して最新のＤ
ＭＡ要求信号（ＤＲＥＱ＃）の状態を前記ＤＭＡコント
ローラに通知するプロシードモードと、ＤＭＡサイクル
実行中のＩ／Ｏデバイスから出力されるＤＭＡ要求信号
（ＤＲＥＱ＃）の状態変化だけを前記シリアル転送サイ
クルによって前記ＤＭＡコントローラに通知するフリー
ズモードを有し、前記プロシードモードおよびフリーズ
モードのいずれか一方のモードで動作するＤＭＡ要求通
知手段と、前記バスアクセス許可信号（ＧＮＴ＃）を利
用したシリアル転送サイクルによって所定のＩ／Ｏデバ
イスに対するＤＭＡアクノリッジ（ＤＡＣＫ＃）を前記
管理手段から受信したとき、前記ＤＭＡ要求通知手段の
動作モードを前記プロシードモードから前記フリーズモ
ードに切り替える手段とを具備することを特徴とする。

【００２７】このコンピュータシステムにおいては、Ｉ
／Ｏデバイスを制御する第１のバスマスタは、プロシー
ドモードとフリーズモードの２つの動作モードを有して
おり、バスアクセス許可信号（ＧＮＴ＃）を利用したシ
リアル転送によって所定のＩ／Ｏデバイスに対するＤＭ
Ａアクノリッジ（ＤＡＣＫ＃）を受信したとき、その動
作モードはプロシードモードからフリーズモードに切り
替えられる。

【００２８】フリーズモードでは、ＤＭＡアクノリッジ
（ＤＡＣＫ＃）が通知されたＩ／Ｏデバイス、すなわち
ＤＭＡサイクル実行中のＩ／ＯデバイスのＤＲＥＱの状
態に変化が生じた時のみ上述のバスアクセス要求信号
（ＲＥＱ＃）を利用したシリアル転送サイクルが実行さ
れ、他のＩ／Ｏデバイスに関するＤＲＥＱの状態変化を
通知するためのシリアル転送サイクルの実行は凍結され
る。

【００２９】このため、バスアクセス許可信号（ＧＮＴ
＃）を利用したシリアル転送によってＤＭＡアクノリッ
ジ（ＤＡＣＫ＃）が通知された後は、ＤＭＡサイクル実
行中のＩ／ＯデバイスのＤＲＥＱがインアクティブにな
らない限り、たとえ他のＩ／Ｏデバイスに関するＤＲＥ
Ｑの状態に変化が生じてもバスアクセス要求信号（ＲＥ
Ｑ＃）を利用した再送信は行われない。したがって、そ
の再送信のためにバスアクセス要求信号（ＲＥＱ＃）が
ＤＭＡサイクル実行中にインアクティブにされるといっ
た不具合がなくなり、ＤＭＡ転送を正常に行うことが可
能となる。

【００３０】また、この発明は、同一のＩ／Ｏデバイス
についてそのＩ／ＯデバイスからのＤＭＡ要求信号（Ｄ
ＲＥＱ＃）がアクティブにされていることを示すシリア
ル情報を再送する場合と、前記バスアクセス許可信号
（ＧＮＴ＃）を利用したシリアル転送サイクルによって
送信されたＤＭＡアクノリッジ（ＤＡＣＫ＃）によって
選択されたＩ／ＯデバイスからのＤＭＡ要求信号（ＤＲ
ＥＱ＃）がインアクティブにされたことを示すシリアル
情報を送信する場合とで、前記バスアクセス要求信号
（ＲＥＱ＃）を利用したシリアル転送サイクルにおける
前記バスアクセス要求信号（ＲＥＱ＃）のインアクティ
ブ期間を異ならせ、これによって開始されたシリアル転
送サイクルが、選択された、つまりＤＭＡサイクルの実
行が指示されたＩ／ＯデバイスからのＤＭＡ要求が終了
したことを通知するためのサイクルであるか否かをＤＭ
Ａコントローラに通知するＤＭＡ要求通知手段を第１の
バスマスタに具備したことを特徴とする。

【００３１】この構成によれば、バスアクセス要求信号
のインアクティブ期間の長さによって、開始されるシリ
アル転送サイクルが、ＤＭＡサイクルの実行が通知され
たＩ／ＯデバイスからのＤＭＡ要求がインアクティブに
されたことを通知するためのサイクルであるか否かがＤ
ＭＡコントローラに通知される。このため、ＤＭＡ要求
を再送する目的でバスアクセス要求信号がインアクティ
ブされても、それが、ＤＭＡサイクル実行中のＩ／Ｏデ
バイスがＤＭＡ要求をインアクティブした、またはバス
が解放されたと誤判断されることは無くなる。よって、
ＤＭＡ要求を発行したＩ／Ｏデバイスに対するＤＭＡア
クノリッジが出かかって消えるという不具合を防止でき
る。

【００３２】また、この発明によるコンピュータシステ
ムは、ＰＣＩバスと、このＰＣＩバス上に定義され、バ
スマスタ毎に１組ずつ割り当てられているバスアクセス
要求信号（ＲＥＱ＃）線およびバスアクセス許可信号
（ＧＮＴ＃）線を利用してバスアクセスを調停するバス
アービタ（ＰＢＡ）と、前記ＰＣＩバスに接続され、直
接メモリアクセス（ＤＭＡ）を実行するＤＭＡコントロ
ーラと、前記ＰＣＩバスとＩＳＡバスとを接続するＰＣ
Ｉ−ＩＳＡ／ブリッジ装置であって、前記ＩＳＡバスに
接続された複数のＩ／Ｏデバイスそれぞれから出力され
る複数のＤＭＡ要求信号（ＤＲＥＱ）の状態をシリアル
情報に変換し、そのシリアル情報を、前記ＰＣＩ−ＩＳ
Ａ／ブリッジ装置に割り当てられたバスアクセス要求信
号（ＲＥＱ＃）線を利用したシリアル転送サイクルによ
って前記ＤＭＡコントローラに送信するＰＣＩ−ＩＳＡ
／ブリッジ装置と、前記ＰＣＩバスおよび前記ＤＭＡコ
ントローラに接続され、前記第１のバスマスタに割り当
てられたバスアクセス要求信号（ＲＥＱ＃）線およびバ
スアクセス許可信号（ＧＮＴ＃）線を管理する管理手段
であって、前記第１のバスアクセス要求信号（ＲＥＱ
＃）線を利用したシリアル転送サイクルによって送信さ
れたシリアル情報を、前記ＤＭＡコントローラに入力す
るための複数のＤＭＡ要求信号（ＤＲＥＱ）に変換する
手段、および前記ＤＭＡコントローラから出力される複
数のＤＭＡアクノリッジ信号（ＤＡＣＫ＃）それぞの状
態をシリアル情報に変換し、そのシリアル情報と、その
シリアル情報によってＤＭＡ転送の実行が指定されるＤ
ＭＡチャネルがカスケードモードにセットアップされて
いるか否かを示すモード情報とを、前記ＰＣＩ−ＩＳＡ
ブリッジ装置に割り当てられたバスアクセス許可信号
（ＧＮＴ＃）線を利用したシリアル転送サイクルによっ
て前記ＰＣＩ−ＩＳＡブリッジ装置に送信する手段、を
含む管理手段とを具備し、前記ＰＣＩ−ＩＳＡブリッジ
装置は、前記モード情報に従って前記ＤＭＡ転送の実行
が指定されるＤＭＡチャネルがカスケードモードか否か
を検出し、その検出結果に従って、前記ＤＭＡコントロ
ーラによるＤＭＡサイクル、またはＩＳＡバスマスタと
して機能するＩ／Ｏデバイスによるバスサイクルにそれ
ぞれ対応したバス方向制御を実行することを特徴とす
る。

【００３３】この構成によれば、バスアクセス許可信号
を利用したシリアル転送サイクルによって、ＤＭＡサイ
クルが実行されるＤＭＡチャネルを特定するためのシリ
アル情報だけでなく、そのＤＭＡチャネルがカスケード
モードにセットアップされているか否かを示すモード情
報も送信される。ＤＭＡサイクルが実行されるＤＭＡチ
ャネルがカスケードモードであれば、以降のバスサイク
ルはバスマスタによって実行される。よって、そのモー
ド情報を利用することにより、ブリッジは即座にバス方
向を決定できるようになる。

【００３４】

【発明の実施の形態】以下、図面を参照してこの発明の
実施形態を説明する。図１には、この発明の一実施形態
に係わるコンピュータシステムの構成が示されている。
このコンピュータシステムは、ノートブックタイプまた
はラップトップタイプのポータブルパーソナルコンピュ
ータであり、そのシステムボード上には３種類のバス、
つまりプロセッサバス１、内部ＰＣＩバス２、および内
部ＩＳＡバス３が配設されており、またこのポータブル
パーソナルコンピュータ本体のＤＳコネクタに接続可能
なドッキングステーション内には、外部ＰＣＩバス４と
外部ＩＳＡバス５が配設されている。

【００３５】システムボード上には、ＣＰＵ１１、ホス
ト／ＰＣＩブリッジ装置１２、システムメモリ１３、各
種ＰＣＩマスターデバイス１４、内部ＰＣＩ−ＩＳＡブ
リッジ装置１５、ＰＣＩ−ＤＳ（ＤＳ：ドッキングステ
ーション）ブリッジ装置１６、ＰＣカードコントローラ
１７、ＰＣＩ ＤＭＡデバイス１８などが設けられてい
る。また、ドッキングステーション内には、ＤＳ−ＰＣ
Ｉ／ＩＳＡブリッジ装置２０が設けられている。

【００３６】ＣＰＵ１１は、例えば、米インテル社によ
って製造販売されているマイクロプロセッサ“Ｐｅｎｔ
ｉｕｍ”などによって実現されている。このＣＰＵ１１
の入出力ピンに直結されているプロセッサバス１は、６
４ビット幅のデータバスを有している。

【００３７】システムメモリ１３は、オペレーティング
システム、デバイスドライバ、実行対象のアプリケーシ
ョンプログラム、および処理データなどを格納するメモ
リデバイスであり、複数のＤＲＡＭによって構成されて
いる。このシステムメモリ１３は、３２ビット幅または
６４ビット幅のデータバスを有する専用のメモリバスを
介してホスト−ＰＣＩブリッジ装置１２に接続されてい
る。メモリバスのデータバスとしてはプロセッサバス１
のデータバスを利用することもできる。この場合、メモ
リバスは、アドレスバスと各種メモリ制御信号線とから
構成される。

【００３８】ホスト／ＰＣＩブリッジ装置１２は、プロ
セッサバス１と内部ＰＣＩバス２との間を繋ぐブリッジ
ＬＳＩであり、ＰＣＩバス２のバスマスタの１つとして
機能する。このホスト／ＰＣＩブリッジ装置１２は、プ
ロセッサバス１と内部ＰＣＩバス２との間で、データお
よびアドレスを含むバスサイクルを双方向で変換する機
能、およびメモリバスを介してシステムメモリ１３のア
クセス制御する機能などを有している。

【００３９】内部ＰＣＩバス２はクロック同期型の入出
力バスであり、内部ＰＣＩバス２上の全てのサイクルは
ＰＣＩバスクロックに同期して行なわれる。ＰＣＩバス
クロックの周波数は最大３３ＭＨｚである。ＰＣＩバス
２は、時分割的に使用されるアドレス／データバスを有
している。このアドレス／データバスは、３２ビット幅
である。

【００４０】ＰＣＩバス２上のデータ転送サイクルは、
アドレスフェーズとそれに後続する１以上のデータフェ
ーズとから構成される。アドレスフェーズにおいてはア
ドレスおよび転送タイプが出力され、データフェーズで
は８ビット、１６ビット、２４ビットまたは３２ビット
のデータが出力される。

【００４１】ＰＣＩマスターデバイス１４は、ホスト／
ＰＣＩブリッジ装置１２と同様にＰＣＩバス２のバスマ
スタの１つであり、イニシエータまたはターゲットとし
て動作する。

【００４２】内部ＰＣＩ−ＩＳＡブリッジ装置１５は、
内部ＰＣＩバス２と内部ＩＳＡバス３との間を繋ぐブリ
ッジＬＳＩである。内部ＩＳＡバス３には、メモリ、複
数のＩＳＡ Ｉ／Ｏデバイス３１，３２，…が接続され
ている。これらＩ／Ｏデバイス３１，３２は、内部ＰＣ
Ｉ−ＩＳＡブリッジ装置１５内蔵のＤＭＡＣにＤＭＡ転
送を要求するデバイス、つまりＤＭＡスレーブである。

【００４３】この内部ＰＣＩ−ＩＳＡブリッジ装置１５
には、ＰＣＩバスアービタ（ＰＢＡ）１５１、ＤＭＡＣ
コア（ＭＰＰＤＭＡ）１５２、および内部ＩＳＡバスブ
リッジ（ＩＩＢＢ）１５３が内蔵されている。

【００４４】ＰＣＩバスアービタ（ＰＢＡ）１５１は、
内部ＰＣＩバス２に結合される全てのバスマスタデバイ
ス間でバス使用権の調停を行う。この調停には、バスマ
スタデバイス毎に１ペアずつ割り当てられる内部ＰＣＩ
バス２上の信号線（バスリクエスト信号ＲＥＱ＃線、グ
ラント信号ＧＮＴ＃線）が用いられる。

【００４５】バスリクエスト信号ＲＥＱ＃は、それに対
応するデバイスが内部ＰＣＩバス２の使用を要求してい
ることをＰＣＩバスアービタ（ＰＢＡ）１５１に通知す
るための信号である。グラント信号ＧＮＴ＃は、バスリ
クエスト信号ＲＥＱ＃を発行したデバイスに、バス使用
を許可することを通知する信号である。

【００４６】また、このシステムでは、内部ＰＣＩバス
２上に定義された複数組のＲＥＱ＃，ＧＮＴ＃線のう
ち、ＤＳ−ＰＣＩ／ＩＳＡブリッジ１０７に割り当てら
れた１組のＲＥＱ＃，ＧＮＴ＃線は、外部ＩＳＡバス５
に接続されたＤＭＡスレーブ等との間でＤＲＥＱ，ＤＡ
ＣＫ＃を授受するというＤＭＡシリアルチャネルプロト
コルの実現のために使用される。

【００４７】ＰＣＩバスアービタ（ＰＢＡ）１５１に
は、内部ＰＣＩバス２上のほとんど全てのバスリクエス
ト信号ＲＥＱ＃線およびグラント信号ＧＮＴ＃線が接続
されており、バス使用権の調停はそのＰＣＩバスアービ
タ（ＰＢＡ）１５１によって集中的に制御される。

【００４８】ＤＭＡＣコア（ＭＰＰＤＭＡ）１５２は、
ＩＳＡ ＤＭＡＣ１５２１、バスリクエストおよびグラ
ントマネージャ（ＲＧＭ；ＲＥＱ＃，ＧＮＴ＃ Ｍａｎ
ａｇｅｒ）１５２２、および内部ＩＳＡ ＤＭＡルータ
（ＩＩＤＲ；Ｉｎｔｅｒｎａｌ ＩＳＡ ＤＭＡ Ｒｏ
ｕｔｅｒ）１５２３の３つのブロックから構成されてい
る。このＤＭＡＣコア（ＭＰＰＤＭＡ）１５２は内部Ｐ
ＣＩ−ＩＳＡブリッジ装置１５内の独立した機能ブロッ
クであり、ＤＭＡ以外の機能については、ＤＭＡＣコア
（ＭＰＰＤＭＡ）１５２は使用されず、他のブロックだ
けが動作する。

【００４９】ＩＳＡ ＤＭＡＣ１５２１、バスリクエス
トおよびグラントマネージャ（ＲＧＭ）１５２２、およ
び内部ＩＳＡ ＤＭＡルータ（ＩＩＤＲ）１５２３の具
体的な接続関係を図２に示す。

【００５０】ＩＳＡ ＤＭＡＣ１５２１は、内部ＰＣＩ
バス２に接続されたバスマスタの１であり、ＤＭＡ転送
を必要とするデバイス（ＤＭＡスレーブなど）からの要
求に応じてＤＭＡ転送を実行する。

【００５１】ＤＭＡスレーブは、論理的には内部ＰＣＩ
バス２に接続されている（実際には、ブリッジ１５また
は２０経由で内部ＩＳＡバス３または外部ＩＳＡバス５
に接続されている場合がほとんどである）。

【００５２】ＩＳＡ ＤＭＡＣ１５２１は、内部ＤＲＥ
Ｑ０〜７が入力されるＤＲＥＱ入力ポートと、内部ＤＡ
ＣＫ＃０〜７を出力するＤＡＣＫ＃出力ポートを有して
おり、それらＤＲＥＱ入力ポートおよびＤＡＣＫ＃出力
ポートの双方はＲＧＭ１５２２およびＩＩＤＲ１５２３
にそれぞれ接続されている。内部ＩＳＡバス３上のＤＭ
Ａスレーブ３１，３２…とＩＳＡ ＤＭＡＣ１５２１と
の間のＤＲＥＱおよびＤＡＣＫ＃の授受は、ＩＩＤＲ１
５２３を介して実行される。また、外部ＩＳＡバス５上
のＩＳＡマスタ５１、ＤＭＡスレーブ５２，５３…とＩ
ＳＡ ＤＭＡＣ１５２１との間のＤＲＥＱおよびＤＡＣ
Ｋ＃の授受は、ＲＧＭ１５２２を介してＤＭＡシリアル
チャネルプロトコルによって行われる。

【００５３】ＩＳＡ ＤＭＡＣ１５２１は内部ＰＣＩバ
ス２に接続され、またＤＭＡ転送を要求するデバイスは
内部ＩＳＡバス３または外部ＩＳＡバス５に接続されて
いるため、ＩＳＡ ＤＭＡＣ１５２１によるＤＭＡ転送
では、リードサイクル（Ｉ／Ｏリードまたはメモリリー
ド）とライトサイクル（メモリライトまたはＩ／Ｏライ
ト）とは、時間的に同時には発生しない。すなわち、ま
ずリードサイクルが行われ、そのときのリードデータが
ＩＳＡ ＤＭＡＣ１５２１内のバッファにラッチされ
る。つぎに、ライトサイクルが実行され、さきほどラッ
チしておいたデータがライトデータとして出力される。

【００５４】リードサイクル、ライトサイクルとも、メ
モリ、Ｉ／Ｏを問わず、内部ＰＣＩバス２上で発生さ
れ、必要な場合はその内部ＰＣＩバス２上のバスサイク
ルがブリッジ装置１５、または２０によってＩＳＡバス
サイクルに変換される。すなわち、ＩＳＡ ＤＭＡＣ１
５２１は、メモリサイクルとＤＭＡ専用Ｉ／Ｏサイクル
のどちらもＰＣＩバス２上に発生し、ＩＳＡバスサイク
ルについては関知しない。

【００５５】ＩＳＡ ＤＭＡＣ１５２１は、ＩＳＡバス
システムアーキテクチャで標準となっている８２Ｃ３７
互換の機能を有しており、内部ＤＲＥＱ０〜７と内部Ｄ
ＡＣＫ＃０〜７とによってＤＭＡチャンネルＣＨ０〜Ｃ
Ｈ７をサポートしている。このうち、ＤＭＡチャンネル
ＣＨ４は２つのＤＭＡＣコントローラをカスケード接続
するために使用されるため、ＤＭＡ転送には使用されな
い。このため、内部ＤＲＥＱ０〜７および内部ＤＡＣＫ
＃０〜７のうち、ＤＲＥＱ４およびＤＡＣＫ＃４は、実
際には、ＲＧＭ１５２２とＩＩＤＲ１５２３のどちらに
も接続されない。

【００５６】ＩＳＡ ＤＭＡＣ１５２１は、ＤＭＡチャ
ンネル毎に１ペアずつ用意された内部ＤＲＥＱ０〜７お
よびＤＡＣＫ＃０〜７を用いて、ＤＭＡチャネルの調停
を行う。内部ＤＲＥＱは、ＤＭＡスレーブが、ＩＳＡ
ＤＭＡＣ１５２１にＤＭＡ転送の実行を要求しているこ
とを通知するために使用されるＤＭＡリクエスト信号で
ある。ＤＡＣＫ＃は、ＩＳＡ ＤＭＡＣ１５２１がＤＭ
Ａ転送を要求したＤＭＡスレーブに対してＤＭＡサイク
ルの実行開始を通知するためのＤＭＡアクノリッジ信号
であり、このＤＡＣＫ＃によってＤＭＡ転送対象のＤＭ
Ａスレーブが選択される。

【００５７】ＤＭＡチャネルの割り当ては、内部ＩＳＡ
バス３上のデバイスと外部ＩＳＡバス５上のデバイスと
の間で排他的に行われる。各デバイスは、それに割り当
てられたＤＭＡチャネルに対応するＤＲＥＱ、ＤＡＣＫ
＃を用いてＩＳＡ ＤＭＡＣ１５２１と送受信する。

【００５８】この場合、外部ＩＳＡバス５上のデバイス
とＩＳＡ ＤＭＡＣ１５２１との間のＤＲＥＱおよびＤ
ＡＣＫ＃の送受信は、前述したように、１組のシリアル
ＲＥＱ＃，シリアルＧＮＴ＃信号線を使用したＤＭＡシ
リアルチャネルプロトコルに従って実行される。

【００５９】このＤＭＡシリアルチャネルプロトコルで
は、シリアルＲＥＱ＃によってＤＳ−ＰＣＩ／ＩＳＡブ
リッジ装置２０から最新のＤＲＥＱの状態が送信され、
それがＲＧＭ１５２２に送られる。ＲＧＭ１５２２で
は、シリアルＲＥＱ＃が分解されてＩＳＡ ＤＭＡＣ１
５２１への内部ＤＲＥＱ０〜７に変換される。

【００６０】また、ＩＳＡ ＤＭＡＣ１５２１から出力
される内部ＤＡＣＫ＃０〜７によって指定されるＤＭＡ
転送対象のチャネル情報は、ＲＧＭ１５２２が実行する
シリアルＧＮＴ＃信号線を利用したシリアル転送によっ
て、ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０に送られ
る。

【００６１】ＩＳＡ ＤＭＡＣ１５２１は、ＲＧＭ１５
２２およびＩＩＤＲ１５２３から提供される最新のＤＲ
ＥＱチャンネル情報に基づき、ＤＲＥＱチャンネルマス
クの設定および調停方式の設定に従って、８２Ｃ３７互
換の、ＤＲＥＱチャンネル間調停を行う。有効なＤＭＡ
要求（ＤＲＥＱ）があれば、ＩＳＡ ＤＭＡＣ１５２１
は、まず、自身に割り当てられているＲＥＱ＃をアクテ
ィブにしてＰＣＩバスアービタ（ＰＢＡ）１５１に対し
てバス使用権を要求し、ＰＢＡ１５１からＧＮＴ＃が与
えられるのを待つ。

【００６２】ＰＢＡ１５１からＧＮＴ＃が与えられる
と、ＩＳＡ ＤＭＡＣ１５２１は、調停の結果選択した
ＤＭＡチャンネル番号に対応する内部ＤＡＣＫ＃をアク
ティブにして、ＤＭＡ転送を実行するＤＭＡチャンネル
番号をＲＧＭ１５２２とＩＩＤＲ１５２３へ返す。そし
て、ＩＳＡ ＤＭＡＣ１５２１は、選択されたＤＭＡチ
ャンネルのセットアップ情報によって規定されるＤＭＡ
転送モード（シングル転送モード、ブロック転送モー
ド、デマンド転送モード、カスケードモード）に対応す
るＤＭＡサイクルを実行する。この場合、ＩＳＡ ＤＭ
ＡＣ１５２１は、前述したようにメモリ、Ｉ／Ｏサイク
ルとも、ＰＣＩバスのバスサイクルのみをサポートし、
ＩＳＡバスのバスサイクルについてはブリッジ装置１５
または２０によってエミュレートされる。

【００６３】ＲＧＭ１５２２は、複数のＤＭＡチャネル
をシリアル化して転送するというＤＭＡシリアルチャネ
ルプロトコルに関する処理を行うためにシリアルＲＥＱ
＃およびシリアルＧＮＴ＃の状態を管理する。このＲＧ
Ｍ１５２２は、ＤＭＡシリアルチャネルプロトコルと、
ＩＳＡ ＤＭＡＣ１５２１に対するＩＳＡスタイルのＤ
ＲＥＱ／ＤＡＣＫ＃プロトコルとの間の変換を行う。

【００６４】ＲＧＭ１５２２には、複数のＲＥＱ＃信号
を入力することができる。また、各ＲＥＱ＃信号毎に、
そのＲＥＱ＃信号のプロトコルをプログラムすることが
できる。したがって、シリアルＲＥＱ＃およびシリアル
ＧＮＴ＃として使用されるＲＥＱ＃およびＧＮＴ＃信号
線のペアを複数用意すれば、ＤＳ−ＰＣＩ／ＩＳＡブリ
ッジ装置２０経由で行われる外部ＩＳＡバス５上のデバ
イスとの間のＤＲＥＱ，ＤＡＣＫ＃の授受だけでなく、
例えばＰＣカードコントローラ１７のＰＣカード６１，
６２とＩＳＡ ＤＭＡＣ１５２１との間のＤＲＥＱ，Ｄ
ＡＣＫ＃の授受についてもＤＭＡシリアルチャネルプロ
トコルによって行うことができる。

【００６５】また、ＲＧＭ１５２２は、ＤＭＡシリアル
チャネルプロトコルと、ＰＢＡ１５１がサポートする標
準ＰＣＩスタイルのアービトレーションのためのＲＥＧ
＃／ＧＮＴ＃プロトコル（これは、文献“ＰＣＩ ＬＯ
ＣＡＬ ＢＵＳ”，Ｒｅｖｉｓｉｏｎ２．０１、１９９
４年１０月２０日、ＰＣＩ Ｓｐｅｃｉａｌ ｉｎｔｅ
ｒｅｓｔ Ｇｒｏｕｐ Ｐ４７〜Ｐ５２に記載されてい
る）。

【００６６】すなわち、外部ＩＳＡバス５上のデバイス
との間のＤＲＥＱ，ＤＡＣＫ＃の授受だけでなく、外部
ＰＣＩバス４上のＰＣＩマスタ４１との間のＲＥＱ＃，
ＧＮＴ＃の授受もＤＭＡシリアルチャネルプロトコルを
使用して行われる。この場合のＲＥＱ＃，ＧＮＴ＃の処
理は、ＲＧＭ１５２２によって次のように行われる。

【００６７】外部ＰＣＩバス４上のＰＣＩマスタ４１
（ＬＡＮボード、ＳＣＳＩボードなど）は、ＲＥＱ＃を
アクティブにすることによって、バス使用要求をＤＳ−
ＰＣＩ／ＩＳＡブリッジ装置２０に知らせる。ＤＳ−Ｐ
ＣＩ／ＩＳＡブリッジ装置２０は、シリアルＲＥＱ＃を
利用したシルアルデータ転送によって、バス使用要求を
ＲＧＭ１５２２へ知らせる。この場合、そのバス使用要
求の通知には、ＩＳＡデバイスによって使用されていな
いＤＭＡチャネルであるＤＲＥＱ４が用いられる。

【００６８】ＲＧＭ１５２２は、シリアルＲＥＱ＃信号
を分解し、シリアルＲＥＱ＃によってＤＲＥＱ４が通知
されたことを検出すると、ＲＥＱ＃をアクティブにして
ＰＢＡ１５１に対してバス使用を要求する。ＰＢＡ１５
１は、標準ＰＣＩのルールによって調停を行い、ＧＮＴ
＃によってＲＧＭ１５２２に対してバス使用を許可す
る。

【００６９】ＲＧＭ１５２２は、ＰＢＡ１５１からのＧ
ＮＴ＃を受け取ると、シリアルＧＮＴ＃を使用したシリ
アルデータ転送によって、バス使用が許可されたことを
ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０に通知する。こ
の通知には、ＤＡＣＫ４が使用される。ＤＳ−ＰＣＩ／
ＩＳＡブリッジ装置２０は、ＲＧＭ１５２２が送信した
シリアルＧＮＴ＃信号を分解し、ＰＣＩマスタ４１にＧ
ＮＴ＃を与える。ＰＣＩマスタ４１は、ＧＮＴ＃を受け
取るとバスサイクルを開始する。

【００７０】次に、内部ＩＳＡ ＤＭＡルータ（ＩＩＤ
Ｒ）１５２３について説明する。内部ＩＳＡ ＤＭＡル
ータ（ＩＩＤＲ）１５２３は、プログラムされたマッピ
ング情報にしたがって、内部ＩＳＡバス３上のＤＭＡス
レーブ３１，３２，…にマッピングされるＤＭＡチャネ
ルを変更する。ＩＩＤＲ１５２３は、ＤＭＡスレーブ３
１，３２，…からのＤＲＥＱ信号の状態を、マッピング
情報に従って、それらデバイスのＤＭＡチャネル番号に
対応する内部ＤＲＥＱに変換して、ＩＳＡＤＭＡＣ１５
２１に伝える。また、ＩＩＤＲ１５２３は、ＩＳＡ Ｄ
ＭＡＣ１５２１からの内部ＤＡＣＫ＃を、マッピング情
報に従って、ＤＭＡスレーブ３１，３２が実際に使用し
ているＤＡＣＫ＃に変換して、内部ＩＳＡバス３上に出
力する。

【００７１】内部ＩＳＡバスブリッジ（ＩＩＢＢ）１５
３は、内部ＰＣＩバス２と内部ＩＳＡバス３とを繋ぐブ
リッジであり、メモリおよびＩ／Ｏなどの内部ＩＳＡバ
ス３上の全てのデバイスを制御する。このＩＩＢＢ１５
３は、ＩＳＡ ＤＭＡＣ１５２１がＤＭＡ転送のために
ＰＣＩバス２上に発生するメモリまたはＩ／Ｏサイクル
をプロトコル変換して、内部ＩＳＡバス３上へ伝える。

【００７２】ＰＣＩ−ＤＳブリッジ装置１６は、内部Ｐ
ＣＩバス２と、ドッキングステーションに導出されるＰ
ＣＩバス相当のドッキングバスとを繋ぐブリッジＬＳＩ
であり、ＰＣＩバス２上のエージェントとして機能す
る。このＰＣＩ−ＤＳブリッジ装置１６には、ＤＭＡシ
リアルチャンネルプロトコルによるシリアルＲＥＱ＃／
ＧＮＴ＃の転送の同期化のためのバッファが設けられて
いる。

【００７３】ＰＣカードコントローラ１７は、ＰＣＩバ
スマスタの１つであり、ＤＭＡシリアルチャネルプロト
コルをサポートしている。このＰＣカードコントローラ
１７によって制御されるＰＣカード６１，６２がＤＭＡ
転送を要求した時、そのＤＭＡ要求すなわちＤＲＥＱ
は、ＰＣカードコントローラ１７に割り当てられたＲＥ
Ｑ＃信号線を利用したシリアル転送によってＲＧＭ１５
２２に送信される。また、ＲＧＭ１５２２からのＤＡＣ
Ｋ＃については、ＰＣカードコントローラ１７に割り当
てられたＧＮＴ＃信号線を利用したシリアル転送によっ
てＰＣカードコントローラ１７に送られる。このシリア
ルＧＮＴ＃は、ＰＣカードコントローラ１７によってＤ
ＡＣＫ＃に分解されて、ＰＣカード６１または６２に渡
される。

【００７４】ＰＣＩＤＭＡ１８は、ＰＣカードコントロ
ーラ１７と同様、内部ＰＣＩバス２上のエージェントで
あり、且つＤＭＡシリアルチャネルプロトコルをサポー
トしている。このＰＣＩＤＭＡ１８によって制御される
ＤＭＡスレーブ１９がＤＭＡ転送を要求した時、そのＤ
ＭＡ要求、すなわちＤＲＥＱはシリアルＲＥＱ＃よって
ＲＧＭ１５２２に送信される。また、ＲＧＭ１５２２か
らのシリアルＧＮＴ＃はＰＣＩＤＭＡ１８によってＤＡ
ＣＫ＃に分解されてＤＭＡスレーブ１９に通知される。

【００７５】ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０
は、ＤＳコネクタを介してコンピュータ本体からドッキ
ングステーションに導出されるドッキングバス（ＰＣＩ
バス相当）と外部ＰＣＩバス４および外部ＩＳＡバス５
とを繋ぐブリッジＬＳＩである。このＤＳ−ＰＣＩ／Ｉ
ＳＡブリッジ装置２０は、ＰＣカードコントローラ１７
と同じくＰＣＩバスマスタの１つであり、且つＤＭＡシ
リアルチャネルプロトコルをサポートしている。

【００７６】ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０に
は、外部ＰＣＩバスブリッジ（ＥＰＢＢ；Ｅｘｔｅｒｎ
ａｌ ＰＣＩ Ｂｕｓ Ｂｒｉｄｇｅ）２０１、外部Ｉ
ＳＡバスブリッジ（ＥＩＢＢ；Ｅｘｔｅｒｎａｌ ＩＳ
Ａ Ｂｕｓ Ｂｒｉｄｇｅ）２０２、ローカルバスアー
ビタ（ＬＢＡ；Ｌｏｃａｌ Ｂｕｓ Ａｒｂｉｔｅｒ）
２０３、および外部ＩＳＡ ＤＭＡルータ（ＥＩＤＲ；
Ｅｘｔｅｒｎａｌ ＩＳＡ ＤＭＡ Ｒｏｕｔｅｒ）２
０４が設けられている。

【００７７】ＥＰＢＢ２０１は、内部ＰＣＩバス２上に
ＩＳＡ ＤＭＡＣ１５２１が発生するメモリサイクルお
よびＩ／ＯサイクルをＰＣＩ−ＤＳブリッジ１６を経由
して受け取り、それを外部ＰＣＩバス４上へ伝える。ま
た、外部ＰＣＩバス４上のＰＣＩマスタデバイス４１に
バス使用権が与えられた場合は、ＥＰＢＢ２０１は、外
部ＰＣＩバス４上のバストランザクションをドッキング
バス上に発生させる。

【００７８】ＥＩＢＢ２０２は、内部ＰＣＩバス２上に
ＩＳＡ ＤＭＡＣ１５２１が発生するメモリサイクルお
よびＩ／ＯサイクルをＰＣＩ−ＤＳブリッジ１６を経由
して受け取り、それをプロトコル変換して外部ＩＳＡバ
ス５上へ伝える。また、外部ＩＳＡバス５上のＩＳＡマ
スタデバイス４１にバス使用権が与えられた場合は、Ｅ
ＩＢＢ２０２は、外部ＩＳＡバス５上のバストランザク
ションをドッキングバス上に発生させる。

【００７９】ＬＢＡ２０３およびＥＩＤＲ２０４は、Ｄ
ＭＡシリアルチャネルプロトコルをサポートするために
設けられたものであり、それらの接続関係を図３に示
す。ＬＢＡ２０３は、外部ＰＣＩバス４上のＰＣＩバス
マスタ４１からのバス使用要求ＲＥＱ＃と、外部ＩＳＡ
バス５上のＩＳＡマスタ５１およびＤＭＡスレーブ５
２，５３からのＤＲＥＱ信号（基本的にＩＳＡのＤＭＡ
チャンネル分ある）の状態の変化を監視しており、最新
の状態をシリアルＲＥＱ＃を利用したビット列のシリア
ル転送によって、ＰＣＩ−ＤＳブリッジ１６経由でＲＧ
Ｍ１５２２へ伝える。

【００８０】シリアルＲＥＱ＃で送信されるビット列の
フォーマットは次の通りである。 ＬＢＡ２０３は、アクティブにされたＲＥＱ＃の前縁を
スタートｂｉｔ（Ｓ）とし、以後、ＤＭＡチャンネルの
０から７までを１クロックフレームづつ使用して、シリ
アルに伝える。チャンネル４のフレームは、ＰＣＩマス
タ４１のバス要求状態の変化を伝えるために使用され、
それ以外は、ＩＳＡマスタ５１，ＤＭＡスレーブ５２，
５３のＤＭＡ要求の状態変化を伝えるために使用され
る。

【００８１】各フレームは、“Ｌ”で要求なしを意味
し、“Ｈ”で要求ありを意味する。上述の例では、ＤＲ
ＥＱ０、２、７がアクティブであり、且つＰＣＩマスタ
４１がバス使用を要求している状態（ＤＲＥＱ４がアク
ティブ）に対応している。

【００８２】ＬＢＡ２０３は、２つの動作状態（プロシ
ード、フリーズ）を有する。ＲＧＭ１５２２からのシリ
アルＧＮＴ＃を受け取るまでは、ＬＢＡ２０３は、プロ
シード状態であり、常に最新の状態をＲＧＭ１５２２へ
伝えるように努力する。すなわち、プロシード状態で
は、ＰＣＩバスマスタ４１のＲＥＱ＃、またはＩＳＡマ
スタ５１、およびＤＭＡスレーブ５２，５３のＤＲＥＱ
状態の変化が発生する度に、それをＤＭＡシリアルチャ
ンネルプロトコルによってＲＧＭ１５２２に通知する。

【００８３】ＲＧＭ１５２２からのシルアルＧＮＴ＃を
受け取ると、ＬＢＡ２０３は、そのシルアルＧＮＴ＃に
含まれるビット列をデコードし、ＤＡＣＫ＃をＥＩＤＲ
２０４へ返すか、あるいは外部ＰＣＩバス４にＧＮＴ＃
を返す。

【００８４】シリアルＧＮＴ＃でＲＧＭ１５２２から送
信されるビット列のフォーマットは次の通りである。 ＲＧＭ１５２２は、アクティブにされたＧＮＴ＃の前縁
をスタートｂｉｔ（Ｓ）とし、以後、ＤＭＡチャンネル
のＤＡＣＫ＃０から７までのどれかひとつを３ｂｉｔで
コード化した情報を、ＬＳＢから順番に、各ｂｉｔに１
クロックフレームづつ割り当てて、シリアルに伝える。
チャンネル４のコードは、ＰＣＩマスタ４１のバス要求
状態に応答するＧＮＴ＃を伝えるために使用され、それ
以外は、ＩＳＡマスタ５１，ＤＭＡスレーブ５２，５３
のＤＭＡ要求に対するＤＡＣＫ＃を伝えるために使用さ
れる。

【００８５】上述の例では、チャンネルコード＝１であ
り、ＤＭＡチャンネル１が選択された（ＤＡＣＫ１＃が
与えられた）ことを意味する。一旦、ＧＮＴ＃を受け取
ると、ＬＢＡ２０３の動作状態はプロシード状態からフ
リーズ状態に切り換えられる。フリーズ状態は、そのＧ
ＮＴ＃に対応するデバイス（ＰＣＩマスター、ＩＳＡマ
スター、ＤＭＡスレーブ）がバスの使用要求を取り下げ
るまで維持され、その期間では、たとえ他のデバイスに
状態変化が生じても、それを通知するためのシリアルＲ
ＥＱ＃サイクルの実行は凍結され、ＲＥＱ＃はアクティ
ブ状態に維持され続ける。

【００８６】フリーズ状態は、シリアルＲＥＱ＃がＤＭ
Ａサイクル実行中にインアクティブにされるといった不
具合を防止するために用意されたこの発明の特徴とする
動作ステートであり、その詳細は、図４および図５を参
照して後述する。

【００８７】このシステムのＤＭＡシリアルチャンネル
プロトコルでは、ＰＣＩマスタ用に割り当てられたフレ
ームはチャネル４だけである。このため、外部ＰＣＩバ
ス４上に複数のＰＣＩマスタが存在する場合には、それ
ら複数のＰＣＩマスタからのＲＥＱ＃間の調停もＬＢＡ
２０３によって行われる。

【００８８】ＥＩＤＲ２０４は、プログラムされたマッ
ピング情報にしたがって、外部ＩＳＡバス５上のＩＳＡ
マスタ５１およびＤＭＡスレーブ５２，５３それぞれに
マッピングされるＤＭＡチャネルを変更する。このＥＩ
ＤＲ２０４と前述のＩＩＤＲ１５２３との共同作用によ
り、内部ＩＳＡバス３上のデバイスと外部ＩＳＡバス５
上のデバイスとにＤＭＡチャネルを排他的に割り当てる
ことができる。

【００８９】ＥＩＤＲ２０４は、ＩＳＡマスタ５１およ
びＤＭＡスレーブ５２，５３それぞれからのＤＲＥＱ信
号の状態を、マッピング情報に従って、それらデバイス
のＤＭＡチャネル番号に対応するＤＲＥＱ信号に変換し
てＬＢＡ２０３に伝える。また、ＥＩＤＲ２０４は、Ｌ
ＢＡ２０３からのＤＡＣＫ＃を、マッピング情報に従っ
て、ＩＳＡマスタ５１およびＤＭＡスレーブ５２，５３
が実際に使用しているＤＡＣＫ＃に変換して、外部ＩＳ
Ａバス５上に出力する。

【００９０】次に、ＩＳＡ ＤＭＡＣ１５２１によって
実行されるＤＭＡ転送処理の全体の流れを説明する。 （１）ＩＳＡ互換のＤＲＱ調停 ＩＳＡ ＤＭＡＣ１５２１は、ＩＳＡ互換のＤＲＥＱ信
号を、ＩＩＤＲ１５２３とＲＧＭ１５２２とから受け取
る。これをもとに、調停を行い、有効な（マスクされて
いない）ＤＭＡ要求があるか、どのＤＭＡチャンネルへ
ＤＡＣＫ＃を返すか、を決定する。 （２）内部ＰＣＩバスの使用要求の発生 有効なＤＭＡ要求があると、ＩＳＡ ＤＭＡＣ１５２１
は、ＲＥＱ＃をＰＢＡ１５１に対して発生する。ただ
し、この時点では、ＤＡＣＫ＃を与えるＤＭＡチャンネ
ルは決定しない。また、内部ＰＣＩバス２がロック状態
のときは、ＲＥＱ＃の発生は抑制される。 （３）内部ＰＣＩバス使用権の獲得 ＩＳＡ ＤＭＡＣ１５２１は、ＰＢＡ１５１からのＧＮ
Ｔ＃を獲得すると、必要なＤＭＡ転送（一般的に、複数
回のＰＣＩバスサイクルが発生）がすべて終了するまで
は、バス使用要求ＲＥＱ＃を出し続ける。途中で、ター
ゲットリトライによるバスサイクル終了があっても、バ
スを解放しない。

【００９１】この時点で、再度、内部ＰＣＩバス２のロ
ック状態をチェックし、ロックされていれば、ＲＥＱ＃
をインアクティブにし、ＧＮＴ＃を無効化する。 （４）ＤＡＣＫ＃アサート ＩＳＡ ＤＭＡＣは、ＧＮＴ＃を獲得した時点で、ＤＡ
ＣＫ＃を与えるＤＭＡチャンネルを決定する。ＤＡＣＫ
＃を、ＲＧＭ１５２２とＩＩＤＲ１５２３へ送る。ＤＡ
ＣＫ＃をアクティブにした時点で、ＤＭＡチャンネルが
固定される。 （５）バスサイクルの発生とその繰り返し ＩＳＡ ＤＭＡＣ１５２１は、ＤＡＣＫ＃をアサートし
てから、内部ＰＣＩバス２にバスサイクルを発生する。
ただし、選択されたＤＭＡチャンネルが、カスケードモ
ードにプログラムされている場合は、バスサイクルは発
生しない。

【００９２】バスサイクルの種類は、選択されたＤＭＡ
チャンネルのモードレジスタの内容（転送タイプ）によ
り、ライト転送、リード転送、ベリファイ転送の３種類
に分類される。

【００９３】ここでは、ライト転送（Ｉ／Ｏリード→メ
モリライト）について具体的に説明する。ライト転送
は、次の２つのバスサイクルを１組とし、それを必要回
数繰り返すことによって実行される。

【００９４】・ＤＭＡ専用Ｉ／Ｏサイクル（リード） ・メモリライトサイクル ＤＭＡ専用Ｉ／Ｏサイクル（リード）は、標準のＰＣＩ
バスのＩ／Ｏリードサイクルと全く同じである。ただ
し、Ｉ／Ｏアドレスが特別の意味を持つ。

【００９５】Ｉ／Ｏアドレスは、 ００００００００ｈ…ＴＣなし ０００００００４ｈ…ＴＣあり のいづれかである。このアドレスは、８２Ｃ３７（ＤＭ
ＡＣ）に割り当てられており、ＩＳＡ ＤＭＡＣ１５２
１以外のターゲットが応答することはない。ＴＣは転送
カウント値が尽きた事、つまり転送終了を示す信号であ
る。

【００９６】Ｉ／Ｏターゲットとなるエージェントは、
ＤＡＣＫ＃をもらっている経路にあるすべてのブリッジ
である。例えば、シリアルＧＮＴ＃によって外部ＩＳＡ
バス５上のＤＭＡスレーブにＤＡＣＫ＃が与えられた場
合には、ＰＣＩ−ＤＳブリッジ１６、およびＤＳ−ＰＣ
Ｉ／ＩＳＡブリッジ２０のＥＩＢＢ２０２が応答する。

【００９７】ブリッジ２０は、ＩＳＡバス５上にコマン
ド（ＩＯＲ＃）を出力する。アドレスがＴＣを指定して
いるとき（０００００００４ｈ）は、ＩＳＡバス５上へ
ＴＣを出力する。このとき、ＤＡＣＫ＃は、ＥＩＤＲ２
０４によりすでに出力されている。従って、ＩＳＡバス
５上には、ＤＡＣＫ＃で選択されたＤＭＡスレーブから
リードデータが出力される。ブリッジ２０は、このデー
タをＩＳＡバス５から内部ＰＣＩバス２へ伝える。

【００９８】リードされたデータは、ＩＳＡ ＤＭＡＣ
１５２１にラッチされる。このデータは、ＩＳＡ ＤＭ
ＡＣ１５２１が直後に発生するメモリライトサイクル
で、ライトデータとして使用される。

【００９９】メモリライトサイクルは、標準のＰＣＩバ
スのメモリライトサイクルと全く同じである。メモリア
ドレスは、ＩＳＡ ＤＭＡＣ１５２１に内蔵されたカレ
ントアドレスレジスタとページレジスタとから作られ
る。ライトデータは、ＩＳＡ ＤＭＡＣ１５２１が直前
に発生したＤＭＡ専用Ｉ／Ｏサイクル（リード）でラッ
チされたものが使用される。１回の転送で、１バイト
（８ｂｉｔＤＭＡ）または２バイト（１６ｂｉｔＤＭ
Ａ）を発生する。

【０１００】ターゲットとなるホスト−ＰＣＩブリッジ
１２は、通常のＰＣＩマスターからのメモリライトと全
く同じように応答し、システムメモリ１３をライトアク
セスする。リトライで終了した場合でも、ＩＳＡ ＤＭ
ＡＣ１５２１は多少の待ち時間をおいてから、再度同じ
メモリサイクルを発生してくる。この間、ＩＳＡ ＤＭ
ＡＣ１５２１はバス２を解放しない。

【０１０１】（プロシードおよびフリーズ）次に、前述
したプロシードおよびフリーズについて具体的に説明す
る。図４には、ＤＳ−ＰＣＩ／ＩＳＡブリッジ２０とＲ
ＧＭ１５２２の動作状態の関係が示されている。

【０１０２】前述したように、外部ＩＳＡバス５上のＩ
ＳＡマスタ５１およびＤＭＡスレーブ５２，５３が出力
するＤＲＥＱの状態は、ＤＳ−ＰＣＩ／ＩＳＡブリッジ
２０内部のＬＢＡ２０３によって実行されるパラレル→
シリアル変換のディレー、ＲＧＭ１５２２によって実行
されるシリアル→パラレル変換のディレー、および多少
の同期化のディレーを経て、ＩＳＡ ＤＭＡＣ１５２１
へ内部ＤＲＥＱ入力として伝えられる。その途中で、シ
リアル転送のために、一時的に、ＲＥＱ＃という信号名
に置き換わる。

【０１０３】同様に、ＩＳＡ ＤＭＡＣが出力するＤＡ
ＣＫ＃の状態は、ＲＧＭ１５２２によって実行されるパ
ラレル→シリアル変換のディレー、ＤＳ−ＰＣＩ／ＩＳ
Ａブリッジ２０内部のＬＢＡ２０３によって実行される
シリアル→パラレル変換のディレー、および多少の同期
化のディレーを経て、ＩＳＡマスタ５１およびＤＭＡス
レーブ５２，５３にＤＡＣＫ＃として伝えられる。その
途中で、シリアル転送のために、一時的に、ＧＮＴ＃と
いう信号名に置き換わる。

【０１０４】要求もとが、ＰＣＩバスマスタ４１である
場合も同様であり、上記の説明の、ＤＭＡスレーブ・Ｉ
ＳＡマスターをＰＣＩマスタに置き換え、ＩＳＡ ＤＭ
ＡＣ１５２１をＰＢＡ１５１に置き換えて考えればよ
い。

【０１０５】ＤＳ−ＰＣＩ／ＩＳＡブリッジ２０内部の
ＬＢＡ２０３は、ＲＧＭ１５２２からのシリアルＧＮＴ
＃により、ＤＭＡスレーブ・ＩＳＡマスターのＤＡＣＫ
＃またはＰＣＩマスタのＧＮＴ＃が与えられる以前は、
自分の分担する全てのＤＲＥＱ信号とＲＥＱ＃信号の最
新状態をＲＧＭ１５２２へ伝えるように努力する。この
状態を、プロシード状態（ＱＰ）と呼ぶ。プロシード状
態にあるとき、ＬＢＡ２０３は、アクティブにされてい
るシリアルＲＥＱ＃信号を一旦インアクティブにし、再
度、シリアルＲＥＱ＃をスタートビットから送信し直す
ことができる。

【０１０６】ＬＢＡ２０３は、ＲＧＭ１５２２からのシ
リアルＧＮＴ＃により、ＤＭＡスレーブおよびＩＳＡマ
スタのＤＡＣＫ＃またはＰＣＩマスタのＧＮＴ＃が与え
られると、それ以降は、シリアルＧＮＴ＃で指定された
チャンネルに対応するＤＲＥＱ信号あるいはＲＥＱ＃信
号がインアクティブにされるまでは、シリアルＲＥＱ＃
信号をアクティブにし続ける。この状態を、フリーズ状
態（ＱＦ）と呼ぶ。

【０１０７】フリーズ状態にあるとき、ＬＢＡ２０３が
アクティブ状態のシリアルＲＥＱ＃信号をインアクティ
ブにできるのは、シリアルＧＮＴ＃で指定されたＤＲＥ
Ｑ信号あるいはＲＥＱ＃信号がインアクティブにされた
ときだけである（厳密に言えばリセット時もある）。フ
リーズ状態においては、ＤＲＥＱ信号とＲＥＱ＃信号の
状態を更新する目的で、ＲＥＱ＃デアサートし、再度、
シリアルＲＥＱ＃をスタートビットから送信し直す、と
いうことはできない。

【０１０８】従って、図５のタイミングチャートに示さ
れているように、シリアルＧＮＴ＃によってＤＡＣＫ＃
を受信したとき、ＬＢＡ２０３の動作状態はプロシード
からフリーズに切り替えられる。フリーズ状態では、Ｄ
ＡＣＫ＃が通知されたＩ／Ｏデバイス、すなわちＤＭＡ
サイクル実行中のＩ／ＯデバイスのＤＭＡ要求の状態に
変化が生じた時のみシリアルＲＥＱ＃サイクルの実行が
許可され、他の目的でのシリアルＲＥＱ＃サイクルの実
行は全て凍結される。

【０１０９】よって、シリアルＧＮＴ＃によってＤＡＣ
Ｋ＃が通知された後は、ＤＭＡサイクル実行中のＩ／Ｏ
デバイスのＤＭＡ要求がインアクティブにならない限
り、たとえ他のＩ／Ｏデバイスに関するＤＭＡ要求の状
態に変化が生じてもシリアルＲＥＱ＃を利用した再送信
は行われない。したがって、その再送信のためにシリア
ルＲＥＱ＃がＤＭＡサイクル実行中にインアクティブに
されるといった不具合がなくなり、ＤＭＡ転送を正常に
行うことが可能となる。

【０１１０】このようなＤＳ−ＰＣＩ／ＩＳＡブリッジ
２０側のプロシードとフリーズの２つの状態に対応し、
ＲＧＭ１５２２側にも、アンロック（ＳＵ）とロック
（ＳＬ）という２つの状態を用意することが好ましい。

【０１１１】ＲＧＭ１５２２は、シリアルＧＮＴ＃によ
ってＤＭＡスレーブ・ＩＳＡマスタにＤＡＣＫ＃、また
はＰＣＩマスタにＧＮＴ＃を伝える以前は、ＩＳＡ Ｄ
ＭＡＣ１５２１へ伝えるＤＲＥＱ、あるいはＰＢＡ１５
１へ伝えるＲＥＱ＃を、保持する。この場合、シリアル
ＲＥＱ＃がインアクティブされても、ＩＳＡ ＤＭＡＣ
１５２１へ伝えるＤＲＥＱ、あるいはＰＢＡ１５１へ伝
えるＲＥＱ＃がインアクティブにされることはない。Ｌ
ＢＡ２０３からのシリアルＲＥＱ＃によって、ＤＲＥＱ
とＲＥＱ＃の最新状態が更新されたときは、シリアル→
パラレル変換後に、その結果を反映する。このようにシ
リアルＲＥＱ＃のインアクティブが特定のＤＲＥＱのイ
ンアクティブあるいはＲＥＱ＃のインアクティブを意味
しない、という意味で、この状態を、アンロック状態
（ＳＵ）と呼ぶ。

【０１１２】ＲＧＭ１５２２は、シリアルＧＮＴ＃によ
ってＤＭＡスレーブ・ＩＳＡマスタにＤＡＣＫ＃、また
はＰＣＩマスタにＧＮＴ＃を伝えると、それ以降は、シ
リアルＧＮＴ＃によって指定したチャンネルに対応する
ＤＲＥＱあるいはＲＥＱ＃に対して“ロック”される。
ロックというのは、従って、チャンネルロック、という
意味である。ＬＢＡ２０３から出力されるシリアルＲＥ
Ｑ＃がインアクティブにされた時、ＩＳＡ ＤＭＡＣ１
５２１へ伝えるＤＲＥＱあるいはＰＢＡ１５１へ伝える
ＲＥＱ＃のうち、ロックされているもののみがインアク
ティブにされる。シリアルＲＥＱ＃のインアクティブが
特定のＤＲＥＱのインアクティブあるいはＲＥＱ＃のイ
ンアクティブを意味する、という意味で、この状態を、
ロック状態（ＳＬ）と呼ぶ。

【０１１３】通常は、ＬＢＡ２０３側のプロシード状態
とＲＧＭ１５２２側のアンロック状態が対応し、ＬＢＡ
２０３側のフリーズ状態とＲＧＭ１５２２側のロック状
態が対応する（ＱＰとＳＵ、ＱＦとＳＬ）。

【０１１４】（１Ｔルール）次に、図６を参照して、Ｄ
ＭＡシリアルチャネルを利用することによって生じる不
具合を解消するために、ＬＢＡ２０３とＲＧＭ１５２２
との間で規定したシリアルＲＥＱ＃送信ルール（１Ｔル
ール）について説明する。

【０１１５】このシリアルＲＥＱ＃の送信ルール（１Ｔ
ルール）はこの発明の第２の特徴とする部分であり、そ
の送信ルールの原理は次の通りである。 （１）再送信の目的でシリアルＲＥＱ＃をインアクティ
ブするときは、シリアルＲＥＱ＃のインアクティブ期間
（シリアルＲＥＱ＃＝“Ｈ”）を１Ｔ幅にする。

【０１１６】（２）フリーズされたチャンネルのＤＲＥ
ＱインアクティブまたはＲＥＱ＃インアクティブを伝え
るとき（つまり、ＤＡＣＫ＃を受け取ったＩＳＡマスタ
またはＤＭＡスレーブによるＤＲＥＱインアクティブ、
あるいはＧＮＴ＃を受け取ったＰＣＩマスタによるＲＥ
Ｑ＃インアクティブを伝えるとき）は、シリアルＲＥＱ
＃のインアクティブ期間（シリアルＲＥＱ＃＝“Ｈ”）
を２Ｔ以上にする。

【０１１７】このような１Ｔルールを採用することによ
り、シリアルＲＥＱ＃を受け取るＲＧＭ１５２２側で、
（１）のケースか、（２）のケースかを判定することが
可能となる。すなわち、ＲＥＱ＃＝ＬからＨへの変化の
直後（１ＴのみＨ）に、再度ＲＥＱ＃＝Ｌとなれば、こ
れは再送信のためのスタートと判断できる。

【０１１８】このため、ＤＭＡサイクル実行中のＩ／Ｏ
デバイスからのＤＲＥＱまたはＰＣＩマスタからのＲＥ
Ｑ＃を再送する目的でシルアルＲＥＱ＃がインアクティ
ブにされても、それが、ＤＭＡサイクル実行中のＩ／Ｏ
デバイスがＤＲＥＱをインアクティブした、またはバス
が解放されたと誤判断されることは無くなる。よって、
図９で説明した問題、つまりＤＲＥＱを発行したＩ／Ｏ
デバイスに対するＤＡＣＫ＃が出かかって消えるという
不具合を防止することができる。

【０１１９】また、この１Ｔルールの採用により、ＤＳ
−ＰＣＩ／ＩＳＡブリッジ２０側のＱＰ，ＱＦとＲＧＭ
１５２２側のＳＵ，ＳＬとの対応関係がくずれても、そ
れによる不具合を防止できるようになる。具体的には、
ＱＰなのにＳＬという状態が発生した時、誤動作が生じ
る。ＱＰなのにＳＬという状態は、次のようなケースで
発生する。

【０１２０】ＲＧＭ１５２２側がシリアルＧＮＴ＃をア
クティブにした場合、これがＤＳ−ＰＣＩ／ＩＳＡブリ
ッジ２０側でシリアル／パラレル変換されてＤＡＣＫ＃
またはＧＮＴ＃になるまでには時間がかかる。この時間
内に、ＤＳ−ＰＣＩ／ＩＳＡブリッジ２０が、再送信目
的でシリアルＲＥＱ＃をインアクティブする可能性があ
る。これは、ＤＳ−ＰＣＩ／ＩＳＡブリッジ２０のＬＢ
Ａ２０３がまだフリーズ状態になっておらず、プロシー
ド状態だからである。

【０１２１】このとき、ＲＧＭ１５２２はすでにアンロ
ック状態からロック状態へと遷移しており、上記のシリ
アルＲＥＱ＃のインアクティブは、ロックされたチャン
ネルのＤＲＥＱインアクティブまたはＲＥＱ＃インアク
ティブとして処理されてしまう。つまり、ＩＳＡ ＤＭ
ＡＣ１５２１に対する内部ＤＲＥＱ、またはＰＢＡ１５
１に対するＲＥＱ＃のどちらかがインアクティブにされ
る。

【０１２２】この現象は、“ＱＰなのにＳＬ”という一
種のイリーガルな状態の組み合わせが発生したためにお
きたものである。この組み合わせが発生したのは、シリ
アルＧＮＴ＃をＲＧＭ１５２２からＤＳ−ＰＣＩ／ＩＳ
Ａブリッジ２０へ伝えるのに時間遅れがあったからであ
る。この時間遅れは、ＲＧＭ１５２２とＬＢＡ２０３と
が別チップ上に存在している限り、宿命的に発生する。

【０１２３】さらに、この直後に、ＲＧＭ１５２２から
送信されたシリアルＧＮＴ＃はＬＢＡ２０３へ到着し、
ＬＢＡ２０３の動作状態はＱＦとなる。ＬＢＡ２０３
は、シリアルＧＮＴ＃を、ＤＡＣＫ＃あるいはＧＮＴ＃
として、要求もとのＤＭＡスレーブ・ＩＳＡマスターあ
るいはＰＣＩマスターへ伝える。

【０１２４】結果として、ＤＭＡスレーブ・ＩＳＡマス
ターあるいはＰＣＩマスターは、いま、まさに動作を開
始しようとしている状態になっている。一方、ＲＧＭ１
５２２は、既にＩＳＡ ＤＭＡＣ１５２１に対するＤＲ
ＥＱをインアクティブあるいはＰＢＡ１５１に対するる
ＲＥＱ＃をインアクティブにしてしまっているので、シ
ステム全体としては動作できない状態に陥る。

【０１２５】このような問題は、１Ｔルールによって解
消できる。以下、図６のタイミングチャートを参照し
て、上述の１Ｔルールを採用した場合のＤＳ−ＰＣＩ／
ＩＳＡブリッジ２０側の動作（図６（Ａ））とＲＧＭ１
５２２側の動作（図６（Ｂ））について具体的に説明す
る。

【０１２６】図６（Ａ），（Ｂ）のタイミングチャート
は、それぞれＤＳ−ＰＣＩ／ＩＳＡブリッジ２０側の動
作とＲＧＭ１５２２側の動作をタイムディレイを考慮し
た状態で示している。

【０１２７】まず、外部ＩＳＡバス５上のＤＭＡスレー
ブ５２がＤＲＥＱをアクティブにする。このＤＲＥＱの
状態は、図６（Ａ）に示されているようにＤＲＥＱ Ａ
のアクティブとして、ＥＩＤＲ２０４経由でＬＢＡ２０
３に通知される。ＬＢＡ２０３は、シリアルＲＥＱ＃を
利用したビット列のシルアル転送を行い、ＤＲＥＱＡを
ＲＧＭ１５２２に送信する。この場合、シリアルＲＥＱ
＃のスタートビットＳに後続するビット列は、ＤＭＡチ
ャネルＡ（ＤＭＡチャネル０〜７の内で、チャネル４を
除く所定の１チャネル）がアクティブにされていること
を示す。

【０１２８】シリアルＲＥＱ＃を受信すると、図６
（Ｂ）に示されているように、ＲＧＭ１５２２はそのシ
リアルＲＥＱ＃を分解し、ＩＳＡ ＤＭＡＣ１５２１に
対して内部ＤＲＥＱ Ａ信号（Ｉｎｔ，ＤＲＥＱ Ａ）
を発生する。

【０１２９】ＩＳＡ ＤＭＡＣ１５２１は、内部ＤＲＥ
Ｑ Ａ信号が有効なＤＭＡリクエストであれば、ＰＢＡ
１５１に対してＲＥＱ＃をアクティブにして、バス使用
を要求する。ＰＢＡ１５１は、標準ＰＣＩのアービトレ
ーションプロトコルに従って調停を行い、ＧＮＴ＃をア
クティブにすることによって、ＩＳＡ ＤＭＡＣ１５２
１に対してバス使用権を許可する。以後は、ＲＥＱ＃が
インアクティブにされるまでは、ＧＮＴ＃はアクティブ
にされ続ける。

【０１３０】ＩＳＡ ＤＭＡＣ１５２１は、ＰＢＡ１５
１からのＧＮＴ＃を受け取ると、内部ＤＡＣＫ Ａ＃を
アクティブにする。ＲＧＭ１５２２は、ＩＳＡ ＤＭＡ
Ｃ１５２１からのＤＡＣＫ Ａ＃が、自分が出したＤＲ
ＥＱ Ａに該当するかどうかチェックする。該当してい
た場合、図６（Ｂ）に示されているようにシリアルＧＮ
Ｔ＃信号を利用したビット列の転送を実行し、ＤＡＣＫ
Ａ＃をＬＢＡ２０３へ伝える。また、この時、ＲＧＭ
１５２２はロック（ＳＬ）状態に入る。

【０１３１】シリアルＧＮＴ＃が届く前に、外部ＩＳＡ
バス５上のＤＭＡスレーブ５３がＤＲＥＱをアクティブ
にすると、このＤＲＥＱの状態は、図６（Ａ）に示され
ているように、ＤＲＥＱ ＢのアクティブとしてＥＩＤ
Ｒ２０４経由でＬＢＡ２０３に通知される。この場合、
ＬＢＡ２０３はまだプロシード（ＱＰ）の状態であるの
で、図６（Ａ）に示されているように、シリアルＲＥＱ
＃を利用したビット列のシルアル転送を行い、ＤＲＥＱ
ＡおよびＤＲＥＱ ＢをＲＧＭ１５２２に際送信す
る。この場合、ここで実行されるシルアル転送はＤＲＥ
Ｑ Ａの再送信を目的としたシリアルＲＥＱ＃であるの
で、そのシリアルＲＥＱ＃のインアクティブ期間は図６
（Ａ）のように１Ｔに設定される。また、シリアルＲＥ
Ｑ＃のスタートビットＳに後続するビット列は、ＤＭＡ
チャネルＡおよびＢの双方がアクティブにされているこ
とを示す。

【０１３２】このシリアルＲＥＱ＃は、図６（Ｂ）に示
されているように、ロック中のＲＧＭ１５２２に届く。
ＲＧＭ１５２２は、受信したシリアルＲＥＱ＃のインア
クティブ期間が１Ｔであることから、そのシリアルＲＥ
Ｑ＃が再送信目的で送られてきたものであることを認識
できる。したがって、アクティブ状態の内部ＤＲＥＱＡ
が誤ってインアクティブに設定されることは無く、図６
（Ｂ）のように内部ＤＲＥＱ Ｂだけがアクティブ状態
に変化される。

【０１３３】ＬＢＡ２０３は、ＲＧＭ１５２２が送信し
たシリアルＧＮＴ＃を受け取ると、それを分解して、Ｅ
ＩＤＲ２０４経由でＤＭＡスレーブ５２にＤＡＣＫ Ａ
＃を返す。そして、ＬＢＡ２０３は、図６（Ａ）のよう
にフリーズ状態に入る。

【０１３４】ＬＢＡ２０３がフリーズ状態である期間中
にＤＭＡスレーブ５２からのＤＲＥＱ Ａが図６（Ａ）
のようにインアクティブに変化すると、ＬＢＡ２０３
は、シリアルＲＥＱ＃を利用したビット列のシルアル転
送を行う。この場合、ここで実行されるシルアル転送は
ＤＲＥＱ Ａがインアクティブに変化したことを通知す
ることを目的としたシリアルＲＥＱ＃であるので、その
シリアルＲＥＱ＃のインアクティブ期間は２Ｔ以上に設
定される。また、シリアルＲＥＱ＃のスタートビットＳ
に後続するビット列は、現在アクティブにされているの
はＤＭＡチャネルＢだけであることを示す。

【０１３５】このシリアルＲＥＱ＃は、ロック中のＲＧ
Ｍ１５２２に届く。ＲＧＭ１５２２は、受信したシリア
ルＲＥＱ＃のインアクティブ期間が２Ｔ以上であること
から、ロック中のＤＲＥＱ Ａがインアクティブにされ
たと認識し、内部ＤＲＥＱＡを図６（Ｂ）のようにイン
アクティブにする。

【０１３６】（シリアルＧＮＴ＃の４ビット化）次に、
バス方向の切り替えを高速実行するために、このシステ
ムで採用したシリアルＧＮＴ＃の４ビット化技術につい
て説明する。

【０１３７】ブリッジ１６，２０を経由して、ＲＧＭ１
５２２からＬＢＡ２０３へシリアルＧＮＴ＃を返す場
合、ＤＡＣＫ＃の最終到着点にあるものが、ＤＭＡスレ
ーブ５２，５３である場合とＩＳＡマスタ５１である場
合とで、以後、発生するバスサイクルが大きく異なる。

【０１３８】ＤＭＡスレーブ５２または５３にＤＡＣＫ
＃が与えられるケースでは、ＩＳＡＤＭＡＣ１５２１
が、内部ＰＣＩバス２上にバスサイクルを発生し、これ
が、システム全体のバスへ伝わってゆく。その末端に、
ＤＭＡスレーブ５２，５３がいる。

【０１３９】一方、ＩＳＡマスタ５１にＤＡＣＫ＃が与
えられるケースでは、ＩＳＡマスタ５１が外部ＩＳＡバ
ス５上でバスサイクルを発生し、これが内部ＰＣＩバス
２へ伝えられ、以後、必要なバスへも伝えられる。ＩＳ
Ａマスタ５１が動作するときのバス方向は、ＰＣＩマス
タ４１が動作するときのバ方向と似ている。

【０１４０】シリアルＧＮＴ＃をもらう経路にあるブリ
ッジ１６，２０は、シリアルＧＮＴ＃でコード化された
チャンネル番号を知ることができる。このチャンネル番
号が４であれば、ＰＣＩマスタ４１が動きだす、という
ことを知ることができるので、それに合わせたバス方向
制御が可能である。

【０１４１】番号が４以外の場合、ＤＭＡスレーブ５
２，５３か、またはＩＳＡマスタ５１へのＤＡＣＫ＃と
いうことになる。このとき、シリアルＧＮＴ＃のコード
情報だけでは、ＤＡＣＫ＃が与えられるデバイスが、Ｄ
ＭＡスレーブなのかＩＳＡマスターなのかを判定できな
い。従って、バス方向制御ができない。

【０１４２】実際には、いづれ、ＩＳＡ ＤＭＡＣ１５
２１が内部ＰＣＩバス２上でバスサイクルを発生する
か、またはＩＳＡマスタ５１が外部ＩＳＡバス５上のＭ
ＡＳＴＥＲ＃信号をアクティブにするので、その時点で
判定はできる。

【０１４３】問題は、それまでの時間、バス方向が決め
られず、フローティング状態が続く、ということであ
る。このフローティング状態を回避するために、このシ
ステムでは、シリアルＧＮＴ＃を３ｂｉｔから４ｂｉｔ
へ増やす方式を採用している。

【０１４４】この方式は、図７に示されているように、
シリアルＧＮＴ＃の４ｂｉｔ目に、そのときのＤＡＣＫ
＃で指定されたＤＭＡチャンネルが、カスケードモード
にプログラムされているかどうか、という情報を載せる
というものである。シリアルＧＮＴ＃で送信されるビッ
ト列の４ビット目、つまりｂｉｔ Ｃ＝“Ｈ”のときは
カスケードモード、ｂｉｔ Ｃ＝“Ｌ”のときその他の
モード（シングル、ブロック、デマンドモード）とす
る。

【０１４５】ＲＧＭ１５２２は、ＩＳＡ ＤＭＡＣ１５
２１からの内部ＤＡＣＫ＃をシリアルＧＮＴ＃によって
ＬＢＡ２０３に送るとき、ＩＳＡ ＤＭＡＣ１５２１か
らそのチャンネルがカスケードモードにプログラムされ
ているかどうかの情報も、あわせてもらう。この情報に
もとづいて、ＲＧＭ１５２１は、シリアルＧＮＴ＃の４
ｂｉｔ目を制御する。

【０１４６】シリアルＧＮＴ＃をもらう経路にあるブリ
ッジ１６、２０は、４ｂｉｔ目の情報にもとづいて、バ
ス方向をすばやく決定することができる。ｂｉｔ Ｃ＝
“Ｈ”の場合と“Ｌ”の場合のバス方向を図８に示す。
ここで、バス方向とは、アドレスバスおよび制御信号系
のバスのことを意味している。

【０１４７】なお、カスケードモード以外のＤＡＣＫ＃
（すなわち、ＤＭＡスレーブのＤＡＣＫ＃）、あるい
は、ＰＣＩマスタに対するＧＮＴ＃については、４ｂｉ
ｔ目は常に“Ｌ”である。従って、シリアルＧＮＴ＃が
３ｂｉｔだった場合と、互換性がある。

【０１４８】以上説明したように、この実施形態のシス
テムでは、ＲＧＭ１５２２とＬＢＡ２０３の構成によっ
て、ＤＭＡシリアルチャネルプロトコルに（１）プロシ
ードとフリーズの２つの動作状態の設定、（２）１Ｔル
ールの採用、（３）シリアルＧＮＴ＃の４ビット化、と
いう３つの対策が施されている。なお、（１）のプロシ
ードとフリーズの２つの動作状態の設定、（２）の１Ｔ
ルールの採用については、ＰＣカードコントローラ１７
とＲＧＭ１５２２との間のＤＭＡシリアルチャネルプロ
トコルにおいても、同様にして適用することができる。

【０１４９】

【発明の効果】以上の説明したように、この発明によれ
ば、プロシードとフリーズの２つの動作状態を設定した
ことにより、バスアクセス許可信号を利用したシリアル
データ転送によってＤＭＡアクノリッジが通知された後
は、ＤＭＡサイクル実行中のＩ／ＯデバイスのＤＭＡ要
求がインアクティブにならない限り、たとえ他のＩ／Ｏ
デバイスに関するＤＭＡ要求の状態に変化が生じてもバ
スアクセス要求信号を利用した再送信は行われない。し
たがって、その再送信のためにバスアクセス要求信号が
ＤＭＡサイクル実行中にインアクティブにされるといっ
た不具合がなくなり、ＤＭＡ転送を正常に行うことが可
能となる。

【０１５０】また、１Ｔルールの採用により、バスアク
セス要求信号のインアクティブ期間の長さによって、開
始されるシリアルデータ転送サイクルが、ＤＭＡ要求を
再送するためのサイクルであるか否かがＤＭＡコントロ
ーラに通知される。このため、ＤＭＡ要求を再送する目
的でバスアクセス要求信号がインアクティブされても、
それが、ＤＭＡサイクル実行中のＩ／ＯデバイスがＤＭ
Ａ要求をインアクティブした、またはバスが解放された
と誤判断されることは無くなる。よって、ＤＭＡ要求を
発行したＩ／Ｏデバイスに対するＤＭＡアクノリッジが
出かかって消えるなどの不具合を防止できる。

【０１５１】さらに、シリアルＧＮＴ＃の４ビット化に
より、バスアクセス許可信号を利用したシリアルデータ
転送サイクルによってＤＭＡサイクルが実行されるＤＭ
Ａチャネルを特定するための第１のシリアルビット情報
だけでなく、そのＤＭＡチャネルがカスケードモードに
セットアップされているか否かを示す第２のシリアルビ
ット情報も送信される。ＤＭＡサイクルが実行されるＤ
ＭＡチャネルがカスケードモードであれば、以降のバス
サイクルはバスマスタによって実行される。よって、そ
の第２のシリアルビット情報を利用することにより、ブ
リッジは即座にバス方向を決定できるようになる。

【図面の簡単な説明】

【図１】この発明の一実施形態に係る改良されたＤＭＡ
シリアルチャネルプロトコルを採用したポータブルコン
ピュータのシステム構成を示すブロック図。

【図２】同実施形態のシステムに設けられたＤＭＡＣコ
アの構成を示すブロック図。

【図３】同実施形態のシステムに設けられたＤＳ−ＰＣ
Ｉ／ＩＳＡブリッジ装置の構成を示すブロック図。

【図４】図２のＤＭＡＣコアと図３のＤＳ−ＰＣＩ／Ｉ
ＳＡブリッジ装置と動作状態の関係を示す図。

【図５】図３のＤＳ−ＰＣＩ／ＩＳＡブリッジ装置に設
けられた２つの動作状態を説明するためのタイミングチ
ャート。

【図６】図２のＤＭＡＣコアと図３のＤＳ−ＰＣＩ／Ｉ
ＳＡブリッジ装置との間に規定された１Ｔルールを説明
するためのタイミングチャート。

【図７】図２のＤＭＡＣコアから図３のＤＳ−ＰＣＩ／
ＩＳＡブリッジ装置に送られるシリアルＧＮＴ＃を４ビ
ット化した様子を示す図。

【図８】図７のシリアルＧＮＴ＃の４ビット目の情報を
利用して行われるバス方向切り替え動作を説明するため
の図。

【図９】ＤＭＡシリアルチャネルプロトコルを採用する
ために必要となると予想されるポータブルコンピュータ
のシステム構成例を示すブロック図。

【図１０】ＤＭＡシリアルチャネルプロトコルを採用し
た場合に発生すると予想される問題点を説明するための
タイミングチャート。

【符号の説明】

１…プロセッサバス、２…内部ＰＣＩバス、３…内部Ｉ
ＳＡバス、４…外部ＰＣＩバス、５…外部ＩＳＡバス、
１１…ＣＰＵ、１２…ホスト／ＰＣＩブリッジ装置、１
３…システムメモリ、１４…内部ＰＣＩバス上のＰＣＩ
マスタデバイス、１５…内部ＰＣＩ−ＩＳＡブリッジ装
置、１６…ＰＣＩ−ＤＳブリッジ装置、１７…ＰＣカー
ドコントローラ、２０…ＤＳ−ＰＣＩ／ＩＳＡブリッジ
装置、３１，３２…内部ＩＳＡバス上のＩ／Ｏ（ＤＭＡ
スレーブ）、４１…外部ＰＣＩバス上のＩ／Ｏ（ＰＣＩ
マスタ）、５１，５２，５３…外部ＩＳＡバス上のＩ／
Ｏ（ＩＳＡマスタ、ＤＭＡスレーブ）、１５１…ＰＣＩ
バスアービタ（ＰＢＡ）、１５２…ＤＭＡＣコア（ＭＰ
ＰＤＭＡ）、１５３…内部ＩＳＡバスブリッジ（ＩＩＢ
Ｂ）、２０１…外部ＰＣＩバスブリッジ（ＥＰＢＢ）、
２０２…外部ＩＳＡバスブリッジ（ＥＩＢＢ）、２０３
…ローカルバスアービタ（ＬＢＡ）、２０４…外部ＩＳ
Ａ ＤＭＡルータ（ＥＩＤＲ）、１５２１…ＩＳＡ Ｄ
ＭＡＣ、１５２２…バスリクエストおよびグラントマネ
ージャ（ＲＧＭ）、１５２３…内部ＩＳＡ ＤＭＡルー
タ（ＩＩＤＲ）、ＤＲＥＱ…ＤＭＡ要求信号、ＤＡＣＫ
＃…ＤＭＡアクノリッジ信号、ＲＥＱ＃…バスリクエス
ト信号、ＧＮＴ＃…バス使用許可信号。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 ＰＣＩバスと、 このＰＣＩバス上に定義され、バスマスタ毎に１組ずつ
   割り当てられているバスアクセス要求信号（ＲＥＱ＃）
   線およびバスアクセス許可信号（ＧＮＴ＃）線を利用し
   てバスアクセスを調停するバスアービタ（ＰＢＡ）と、 前記ＰＣＩバスに接続され、直接メモリアクセス（ＤＭ
   Ａ）を実行するＤＭＡコントローラと、 前記ＤＭＡコントローラのＤＭＡ機能を必要とする複数
   のＩ／Ｏデバイスと、 これら複数のＩ／Ｏデバイスと前記ＰＣＩバス間に接続
   された第１のバスマスタであって、前記複数のＩ／Ｏデ
   バイスそれぞれから出力される複数のＤＭＡ要求信号
   （ＤＲＥＱ）の状態をシリアル情報に変換し、そのシリ
   アル情報を、前記第１のバスマスタに割り当てられたバ
   スアクセス要求信号（ＲＥＱ＃）線を利用したシリアル
   転送サイクルによって前記ＤＭＡコントローラに送信す
   る第１のバスマスタと、 前記ＰＣＩバスおよび前記ＤＭＡコントローラに接続さ
   れ、前記第１のバスマスタに割り当てられたバスアクセ
   ス要求信号（ＲＥＱ＃）線およびバスアクセス許可信号
   （ＧＮＴ＃）線を管理する管理手段であって、前記第１
   のバスアクセス要求信号（ＲＥＱ＃）線を利用したシリ
   アル転送サイクルによって送信されたシリアル情報を、
   前記ＤＭＡコントローラに入力するための複数のＤＭＡ
   要求信号（ＤＲＥＱ）に変換する手段、および前記ＤＭ
   Ａコントローラから出力される複数のＤＭＡアクノリッ
   ジ信号（ＤＡＣＫ＃）それぞの状態をシリアル情報に変
   換し、そのシリアル情報を前記第１のバスマスタに割り
   当てられたバスアクセス許可信号（ＧＮＴ＃）線を利用
   したシリアル転送サイクルによって前記第１のバスマス
   タに送信する手段、を含む管理手段とを具備し、 前記第１のバスマスタは、 前記複数のＩ／ＯデバイスそれぞれからのＤＭＡ要求信
   号（ＤＲＥＱ＃）の状態変化が発生する度に前記バスア
   クセス要求信号（ＲＥＱ＃）線を利用したシリアル転送
   サイクルを実行して最新のＤＭＡ要求信号（ＤＲＥＱ
   ＃）の状態を前記ＤＭＡコントローラに通知するプロシ
   ードモードと、ＤＭＡサイクル実行中のＩ／Ｏデバイス
   から出力されるＤＭＡ要求信号（ＤＲＥＱ＃）の状態変
   化だけを前記シリアル転送サイクルによって前記ＤＭＡ
   コントローラに通知するフリーズモードを有し、前記プ
   ロシードモードおよびフリーズモードのいずれか一方の
   モードで動作するＤＭＡ要求通知手段と、 前記バスアクセス許可信号（ＧＮＴ＃）を利用したシリ
   アル転送サイクルによって所定のＩ／Ｏデバイスに対す
   るＤＭＡアクノリッジ（ＤＡＣＫ＃）を前記管理手段か
   ら受信したとき、前記ＤＭＡ要求通知手段の動作モード
   を前記プロシードモードから前記フリーズモードに切り
   替える手段とを具備することを特徴とするコンピュータ
   システム。
2. 【請求項２】 前記第１のバスマスタは、前記ＰＣＩバ
   スと、前記複数のＩ／Ｏデバイスが接続されたＩＳＡバ
   スとを繋ぐＰＣＩ／ＩＳＡブリッジであることを特徴と
   する請求項１記載のコンピュータシステム。
3. 【請求項３】 前記複数のＩ／ＯデバイスそれぞれはＰ
   Ｃカードであり、前記第１のバスマスタは、それらＰＣ
   カードを制御するカードコントローラであることを特徴
   とする請求項１記載のコンピュータシステム。
4. 【請求項４】 前記ＰＣＩ／ＩＳＡブリッジは、 前記ＰＣＩバス上のバスサイクルをプロトコル変換し
   て、前記ＰＣＩバス上のバスサイクルに対応する前記Ｉ
   ＳＡバス上のバスサイクルを発生する手段を含むことを
   特徴とする請求項２記載のコンピュータシステム。
5. 【請求項５】 前記ＰＣＩ／ＩＳＡブリッジは、 前記複数のＩ／Ｏデバイスそれぞれに割り当てるべきＤ
   ＭＡチャネル番号を示すマッピング情報に従って、前記
   複数のＩ／Ｏデバイスそれぞれに割り当てるＤＭＡ要求
   信号（ＤＲＥＱ＃）およびＤＭＡアクノリッジ信号（Ｄ
   ＡＣＫ＃）の設定／変更を行う手段を含むことを特徴と
   する請求項２記載のコンピュータシステム。
6. 【請求項６】 ＰＣＩバスと、 このＰＣＩバス上に定義され、バスマスタ毎に１組ずつ
   割り当てられているバスアクセス要求信号（ＲＥＱ＃）
   線およびバスアクセス許可信号（ＧＮＴ＃）線を利用し
   てバスアクセスを調停するバスアービタ（ＰＢＡ）と、 前記ＰＣＩバスに接続され、直接メモリアクセス（ＤＭ
   Ａ）を実行するＤＭＡコントローラと、 前記ＤＭＡコントローラのＤＭＡ機能を必要とする複数
   のＩ／Ｏデバイスと、 これら複数のＩ／Ｏデバイスと前記ＰＣＩバス間に接続
   された第１のバスマスタであって、前記複数のＩ／Ｏデ
   バイスそれぞれから出力される複数のＤＭＡ要求信号
   （ＤＲＥＱ）の状態をシリアル情報に変換し、そのシリ
   アル情報を、前記第１のバスマスタに割り当てられたバ
   スアクセス要求信号（ＲＥＱ＃）線を利用したシリアル
   転送サイクルによって前記ＤＭＡコントローラに送信す
   る第１のバスマスタと、 前記ＰＣＩバスおよび前記ＤＭＡコントローラに接続さ
   れ、前記第１のバスマスタに割り当てられたバスアクセ
   ス要求信号（ＲＥＱ＃）線およびバスアクセス許可信号
   （ＧＮＴ＃）線を管理する管理手段であって、前記第１
   のバスアクセス要求信号（ＲＥＱ＃）線を利用したシリ
   アル転送サイクルによって送信されたシリアル情報を、
   前記ＤＭＡコントローラに入力するための複数のＤＭＡ
   要求信号（ＤＲＥＱ）に変換する手段、および前記ＤＭ
   Ａコントローラから出力される複数のＤＭＡアクノリッ
   ジ信号（ＤＡＣＫ＃）それぞの状態をシリアル情報に変
   換し、そのシリアル情報を前記第１のバスマスタに割り
   当てられたバスアクセス許可信号（ＧＮＴ＃）線を利用
   したシリアル転送サイクルによって前記第１のバスマス
   タに送信する手段、を含む管理手段とを具備し、 前記第１のバスマスタは、 前記Ｉ／ＯデバイスそれぞれからのＤＭＡ要求信号（Ｄ
   ＲＥＱ＃）の状態変化を監視し、ＤＭＡ要求信号（ＤＲ
   ＥＱ＃）の状態変化が発生する度に前記バスアクセス要
   求信号（ＲＥＱ＃）を利用したシリアル転送サイクルを
   実行して、最新のＤＭＡ要求信号（ＤＲＥＱ＃）の状態
   を前記ＤＭＡコントローラに通知するＤＭＡ要求通知手
   段であって、 同一のＩ／ＯデバイスについてそのＩ／Ｏデバイスから
   のＤＭＡ要求信号（ＤＲＥＱ＃）がアクティブにされて
   いることを示すシリアル情報を再送する場合と、前記バ
   スアクセス許可信号（ＧＮＴ＃）を利用したシリアル転
   送サイクルによって送信されたＤＭＡアクノリッジ（Ｄ
   ＡＣＫ＃）によって選択されたＩ／ＯデバイスからのＤ
   ＭＡ要求信号（ＤＲＥＱ＃）がインアクティブにされた
   ことを示すシリアル情報を送信する場合とで、前記バス
   アクセス要求信号（ＲＥＱ＃）を利用したシリアル転送
   サイクルにおける前記バスアクセス要求信号（ＲＥＱ
   ＃）のインアクティブ期間を異ならせる手段を含むＤＭ
   Ａ要求通知手段を具備したことを特徴とするコンピュー
   タシステム。
7. 【請求項７】 前記ＤＭＡ要求通知手段は、 既にＤＭＡ要求信号（ＤＲＥＱ＃）がアクティブにされ
   たことを示すシリアル情報を送信した第１のＩ／Ｏデバ
   イスのＤＭＡ要求信号（ＤＲＥＱ＃）の状態が変化しな
   い状態で第２のＩ／ＯデバイスからのＤＭＡ要求信号
   （ＤＲＥＱ＃）がアクティブに変化されたとき、前記バ
   スアクセス要求信号（ＲＥＱ＃）を第１の期間だけイン
   アクティブに変化させた後に、それら第１および第２の
   Ｉ／ＯデバイスそれぞれのＤＭＡ要求信号（ＤＲＥＱ
   ＃）がアクティブ状態であることを示すシリアル情報
   を、前記バスアクセス要求信号（ＲＥＱ＃）を利用した
   シリアル転送サイクルによって送信し、 前記バスアクセス許可信号（ＧＮＴ＃）を利用したシリ
   アル転送サイクルによって送信されたＤＭＡアクノリッ
   ジ（ＤＡＣＫ＃）によって選択されたＩ／Ｏデバイスか
   らのＤＭＡ要求信号（ＤＲＥＱ＃）がインアクティブに
   変化されたとき、前記バスアクセス要求信号（ＲＥＱ
   ＃）を前記第１の期間よりも長い第２の期間だけインア
   クティブに変化させた後に、前記ＤＭＡ要求信号（ＤＲ
   ＥＱ＃）がインアクティブにされたことを示すシリアル
   情報を、前記バスアクセス要求信号（ＲＥＱ＃）を利用
   したシリアル転送サイクルによって送信することを特徴
   とする請求項６記載のコンピュータシステム。
8. 【請求項８】 前記第１のバスマスタは、前記ＰＣＩバ
   スと、前記複数のＩ／Ｏデバイスが接続されたＩＳＡバ
   スとを繋ぐＰＣＩ−ＩＳＡブリッジであることを特徴と
   する請求項６記載のコンピュータシステム。
9. 【請求項９】 前記複数のＩ／ＯデバイスそれぞれはＰ
   Ｃカードであり、前記第１のバスマスタは、それらＰＣ
   カードを制御するカードコントローラであることを特徴
   とする請求項６記載のコンピュータシステム。
10. 【請求項１０】 前記ＰＣＩ−ＩＳＡブリッジは、 前記ＰＣＩバス上のバスサイクルをプロトコル変換し
    て、前記ＰＣＩバス上のバスサイクルに対応する前記Ｉ
    ＳＡバス上のバスサイクルを発生する手段を含むことを
    特徴とする請求項６記載のコンピュータシステム。
11. 【請求項１１】 ＰＣＩバスと、 このＰＣＩバス上に定義され、バスマスタ毎に１組ずつ
    割り当てられているバスアクセス要求信号（ＲＥＱ＃）
    線およびバスアクセス許可信号（ＧＮＴ＃）線を利用し
    てバスアクセスを調停するバスアービタ（ＰＢＡ）と、 前記ＰＣＩバスに接続され、直接メモリアクセス（ＤＭ
    Ａ）を実行するＤＭＡコントローラと、 前記ＰＣＩバスとＩＳＡバスとを接続するＰＣＩ−ＩＳ
    Ａ／ブリッジ装置であって、前記ＩＳＡバスに接続され
    た複数のＩ／Ｏデバイスそれぞれから出力される複数の
    ＤＭＡ要求信号（ＤＲＥＱ）の状態をシリアル情報に変
    換し、そのシリアル情報を、前記ＰＣＩ−ＩＳＡ／ブリ
    ッジ装置に割り当てられたバスアクセス要求信号（ＲＥ
    Ｑ＃）線を利用したシリアル転送サイクルによって前記
    ＤＭＡコントローラに送信するＰＣＩ−ＩＳＡ／ブリッ
    ジ装置と、 前記ＰＣＩバスおよび前記ＤＭＡコントローラに接続さ
    れ、前記第１のバスマスタに割り当てられたバスアクセ
    ス要求信号（ＲＥＱ＃）線およびバスアクセス許可信号
    （ＧＮＴ＃）線を管理する管理手段であって、前記第１
    のバスアクセス要求信号（ＲＥＱ＃）線を利用したシリ
    アル転送サイクルによって送信されたシリアル情報を、
    前記ＤＭＡコントローラに入力するための複数のＤＭＡ
    要求信号（ＤＲＥＱ）に変換する手段、および前記ＤＭ
    Ａコントローラから出力される複数のＤＭＡアクノリッ
    ジ信号（ＤＡＣＫ＃）それぞの状態をシリアル情報に変
    換し、そのシリアル情報と、そのシリアル情報によって
    ＤＭＡ転送の実行が指定されるＤＭＡチャネルがカスケ
    ードモードにセットアップされているか否かを示すモー
    ド情報とを、前記ＰＣＩ−ＩＳＡブリッジ装置に割り当
    てられたバスアクセス許可信号（ＧＮＴ＃）線を利用し
    たシリアル転送サイクルによって前記ＰＣＩ−ＩＳＡブ
    リッジ装置に送信する手段、を含む管理手段とを具備
    し、 前記ＰＣＩ−ＩＳＡブリッジ装置は、 前記モード情報に従って前記ＤＭＡ転送の実行が指定さ
    れるＤＭＡチャネルがカスケードモードか否かを検出
    し、その検出結果に従って、前記ＤＭＡコントローラに
    よるＤＭＡサイクル、またはＩＳＡバスマスタとして機
    能するＩ／Ｏデバイスによるバスサイクルにそれぞれ対
    応したバス方向制御を実行することを特徴とするコンピ
    ュータシステム。
12. 【請求項１２】 前記ＰＣＩ−ＩＳＡブリッジ装置は、 前記モード情報がカスケードモードを示すとき、アドレ
    スおよび各種各制御信号の伝送方向を前記ＩＳＡバス側
    から前記ＰＣＩバス側に設定し、前記モード情報がカス
    ケードモード以外の他のモードを示すとき、前記アドレ
    スおよび各種各制御信号の伝送方向を前記ＰＣＩバス側
    から前記ＩＳＡバス側に設定することを特徴とする請求
    項１１記載のコンピュータシステム。