JPH11272603A - バスブリッジ装置及びトランザクションフォワード方法 - Google Patents

バスブリッジ装置及びトランザクションフォワード方法

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JPH11272603A
JPH11272603A JP10069589A JP6958998A JPH11272603A JP H11272603 A JPH11272603 A JP H11272603A JP 10069589 A JP10069589 A JP 10069589A JP 6958998 A JP6958998 A JP 6958998A JP H11272603 A JPH11272603 A JP H11272603A
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
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Abstract

(57)【要約】 【課題】 ＳＣＳＩコントローラのように読み出し後に
その内容がクリアされる記憶手段を備えるデバイスを２
次ＰＣＩバスに接続した場合であっても、無効なデータ
が２次ＰＣＩバスから１次ＰＣＩバスに転送されること
を防止する。 【解決手段】 制御部３０にてトランザクションをディ
レイドトランザクション方式により処理する。この際、
組合せ回路３６はトランザクションに含まれるコマンド
やアドレスに応じて切替論理信号３７を生成し、その内
容に応じてバス解放制御部３０ｂは、１次ＰＣＩバス６
に発行されているトランザクションを停止させるための
制御信号をトランザクションフォワード制御部３０ｂが
送出することを制限する。なお、制御信号の送出制限に
代えてバッファメモリ３０ａのタイムアウト時間を延長
するようにしてもよい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はバスブリッジ装置に
関し、例えばディレイドトランザクション方式を採用す
るバスブリッジ装置におけるエラー回避技術に関する。
【０００２】
【従来の技術】コンピュータシステムにおいて、種々の
入出力デバイスを接続するためのローカルバスとして広
く受け入れられているものの１つにＰＣＩ（Peripheral
Component Interconnect）バスがある。ＰＣＩバスの
仕様は、ＰＣＩＳＩＧ（SpecialInterest Group）の発
行する PCI Local Bus Specification に記載されてい
る。この文献はあたかもここに記載されているかの如く
本明細書に組み入れられる。ＰＣＩバスではその電気的
制約により、実際のシステムにおいては１つのバスに４
〜５個程度のデバイスまでしか接続することができな
い。一方、ＰＣＩバスをもった小型のコンピュータ（い
わゆるパーソナルコンピュータ）が個人での使用を超え
て大規模なシステムへ適用されてくるにつれて、ディス
ク装置を接続するためのＳＣＳＩ（Small Computer Sys
tems Interface）カードやネットワークカード等を多数
搭載したいという要求が出てきた。この要求に答えるも
のの一つがＰＣＩ−ｔｏ−ＰＣＩブリッジである。
【０００３】ＰＣＩ−ｔｏ−ＰＣＩブリッジによれば、
元々存在するＰＣＩバス（以下、「１次ＰＣＩバス」と
いう。）を拡張し、電気的に分離された１つ下の階層の
ＰＣＩバス（以下、「２次ＰＣＩバス」という。）を得
ることができる。従来のＰＣＩ−ｔｏ−ＰＣＩブリッジ
の仕様については前記ＰＣＩＳＩＧ発行の PCI-to-PCI
Bridge Architecture Specification に記載されてい
る。この文献はあたかもここに記載されているかの如く
本明細書に組み入れられる。
【０００４】図４は、ＰＣＩ−ｔｏ−ＰＣＩブリッジを
用いたコンピュータシステムの一例を示すブロック図で
ある。同図に示すコンピュータシステム１では、ＣＰＵ
２にはＣＰＵバス３を介してメモリコントローラ及びメ
モリを含む主記憶装置４とホストブリッジ５が接続され
ている。ホストブリッジ５は１次ＰＣＩバス６のバスマ
スタデバイスのひとつとして機能するものであり、１次
ＰＣＩバス６にはその他バスマスタデバイスとしてＩＳ
Ａ／ＥＩＳＡブリッジ７、ＳＣＳＩコントローラ８、ネ
ットワークコントローラ９、ＰＣＩ−ｔｏ−ＰＣＩブリ
ッジ１０が接続されている。このＰＣＩ−ｔｏ−ＰＣＩ
ブリッジ１０には１次ＰＣＩバス６を拡張すべく、さら
に４スロットを備える２次ＰＣＩバス１１が接続されて
おり、このうち２スロットには、ディスク記憶装置１２
が接続されたＳＣＳＩコントローラ１３と、テープ装置
１４が接続されたＳＣＳＩコントローラ１５と、が接続
されている。すなわち、同図に示すコンピュータシステ
ム１においては、１次ＰＣＩバス６の１スロットにＰＣ
Ｉ−ｔｏ−ＰＣＩブリッジ１０を介して２次ＰＣＩバス
１１を接続することにより、１次ＰＣＩバス６を拡張さ
せ、システム全体として接続可能なデバイス数を増加さ
せている。
【０００５】次に、上記従来のＰＣＩ−ｔｏ−ＰＣＩブ
リッジ１０の動作について説明する。ＰＣＩ−ｔｏ−Ｐ
ＣＩブリッジ１０によるバストランザクションのフォワ
ード形式（イニシエータ側バスからターゲット側バスへ
の転送形式）には２種類ある。一つは図５のタイミング
チャートに示すように、ターゲット側バスでのトランザ
クションが完了するまでイニシエータ側のバスが占有さ
れる方式で、ここでは非ディレイドトランザクション方
式と呼ぶことにする。もう一つは図６のタイミングチャ
ートに示すように、ターゲット側バスでトランザクショ
ンが発行された後にイニシエータ側のバスが一旦開放さ
れる方式で、ディレイドトランザクション方式と呼ばれ
る。ディレイドトランザクション方式は、前記 PCI Loc
al Bus Specification の Revision ２.１より追加され
た機能であり、バスの使用効率を上げてシステムの性能
を向上させることを目的としている。なお、この文献は
あたかもここに記載されているかの如く本明細書に組み
入れられる。
【０００６】ここで、上記非ディレイドトランザクショ
ン方式とディレイドトランザクション方式についてさら
に詳しく説明する。図５は、非ディレイドトランザクシ
ョン方式を用い、図４中のＣＰＵがＳＣＳＩコントロー
ラ１３のレジスタから１ワードのデータを読み出す動作
の一例を示すタイミングチャート図である。この場合、
まず１次ＰＣＩバス６上にバスマスタであるホストブリ
ッジ５がＩＯリードトランザクション１６を発行する。
ＰＣＩ−ｔｏ−ＰＣＩブリッジ１０はこのＩＯリードト
ランザクション１６を受け取って所定のアドレス変換等
を行い、対応するＩＯリードトランザクション１７をＩ
Ｏリードトランザクション１６の立ち上がりから３クロ
ック遅れて２次ＰＣＩバス１１に発行する。そして、こ
のＩＯリードトランザクション１７の最終クロックのタ
イミングでＳＣＳＩコントローラ１３に備えられたレジ
スタからターゲットデータが読み出される。読み出され
たデータはＰＣＩ−ｔｏ−ＰＣＩブリッジ１０内に設け
られているバッファメモリに一旦格納され、その後２ク
ロック遅れて１次ＰＣＩバス６上に送出される。
【０００７】同図からわかるように、非ディレイドトラ
ンザクション方式では、ＩＯリードトランザクションに
よって１１クロックもの間１次ＰＣＩバス６が占有され
ている。このため、この間は他のＰＣＩデバイスは一切
動作できず、ＰＣＩバスを効率よく使用することができ
なかった。
【０００８】次に、ＰＣＩ−ｔｏ−ＰＣＩブリッジ１０
のトランザクション処理にディレイドトランザクション
方式を採用した場合の上記コンピュータシステム１の動
作例を説明する。図６は、図５の場合と同様、図４中の
ＣＰＵ２がＳＣＳＩコントローラ１３に備えられたレジ
スタから１ワードのデータを読み出す動作の一例を説明
するタイミングチャート図である。ここでは、１次ＰＣ
Ｉバス６で発行されたＩＯリードトランザクション１８
は、ＰＣＩ−ｔｏ−ＰＣＩブリッジ１０を介して２次Ｐ
ＣＩバス１１へ渡される。この時、ＰＣＩ−ｔｏ−ＰＣ
Ｉブリッジ１０は、ターゲットデータを１次ＰＣＩバス
６側に転送するよりも前に、該１次ＰＣＩバス６に制御
信号を送出して１次ＰＣＩバス６を開放させる。一方、
２次ＰＣＩバス１１ではＩＯリードトランザクション１
９が発行され、図５の場合と同様にレジスタの読み出し
が行われる。そして、読み出されたターゲットデータは
ＰＣＩ−ｔｏ−ＰＣＩブリッジ１０内のバッファメモリ
に格納される。１次ＰＣＩバス６ではその後同じアドレ
スに対するＩＯリードトランザクション２０が再発行さ
れ、そのときにバッファメモリ内にデータがあればＩＯ
リードトランザクション２０の立ち上がりから３クロッ
ク目にそのデータが１次ＰＣＩバス６に送出され、この
トランザクションは完全に終了する。
【０００９】図６に示すディレイドトランザクション方
式では、一つのＩＯリードトランザクションにおける１
次ＰＣＩバス６の占有時間は６（＝３＋３）クロックで
ある。一方、図５に示す非ディレイドトランザクション
方式では１１クロックであった。このように、ＰＣＩ−
ｔｏ−ＰＣＩブリッジ１０においては、ディレイドトラ
ンザクション方式を採用することでバス使用効率を向上
させることができる。
【００１０】
【発明が解決しようとする課題】しかし、ＰＣＩ−ｔｏ
−ＰＣＩブリッジ１０におけるトランザクション処理に
ディレイドトランザクション方式を採用した場合、ひと
つの問題が生じる。図７は、ディレイドトランザクショ
ン方式を採用するＰＣＩ−ｔｏ−ＰＣＩブリッジ１０に
発生する不具合を説明するタイミングチャート図であ
る。図４に既に示したコンピュータシステム１において
は、ＳＣＳＩコントローラ１３がディスク記憶装置１２
から一連のデータを読み出して、上位バスである１次Ｐ
ＣＩバス６へそれらを転送し終わった場合、転送完了の
合図として割込み信号を１次ＰＣＩバス６側に送出す
る。そして、ＣＰＵ２はそれに応答し、再度１次ＰＣＩ
バス６にＩＯリードトランザクションを発行し、ＳＣＳ
Ｉコントローラ内のステータスレジスタを読み出す。
【００１１】すなわち、ＳＣＳＩコントローラ等にはス
テータスレジスタが備えられており、割込み信号を１次
ＰＣＩバス６側に対して送出すれば、割込みを発生した
ことを表わす情報とディスクからのデータ転送が正常に
完了したか否かを表わす情報とが、そのステータスレジ
スタに格納される。ここで、多くのＳＣＳＩコントロー
ラでは上記ステータスレジスタの内容はそれが読み出さ
れた時点でクリアされる仕組みを採用しており、ＳＣＳ
Ｉコントローラに対する必要な処理を少なくするよう工
夫がなされている。
【００１２】図７は、かかる動作に付随する不具合を説
明するものである。以下、同図のタイムチャート図に基
づいてこの不具合を説明する。まず、ＳＣＳＩコントロ
ーラ１３から２次ＰＣＩバス１１に割込み信号２３が送
出されると、該割込信号２３はＣＰＵ２に読み込まれ、
ＣＰＵ２はＳＣＳＩコントローラ１３のステータスレジ
スタからターゲットデータを読み込むための処理を始め
る。まず、１次ＰＣＩバス６にＩＯリードトランザクシ
ョン２１が発行される。これはディレイドトランザクシ
ョン方式によりＰＣＩ−ｔｏ−ＰＣＩブリッジ１０に処
理される。ＰＣＩ−ｔｏ−ＰＣＩブリッジ１０では、そ
こに備えられたバッファメモリにデータが格納されてい
なければ、２次ＰＣＩバス１１に対応するＩＯリードト
ランザクション２２を発行し、ステータスレジスタから
有効データ２３を読み込む。読み込んだ有効データ２３
は、ＰＣＩ−ｔｏ−ＰＣＩブリッジ１０内のバッファメ
モリに有効なリードデータ２４として保持される。一
方、ステータスレジスタの内容は上述したように、それ
が読み出された時点でクリアされ、無効データに変わ
る。
【００１３】また、ＰＣＩ−ｔｏ−ＰＣＩブリッジ１０
内のバッファメモリに入ったリードデータ２４も永久に
保持されているわけではなく、所定のタイムアウト時間
Ｔmax を経過しても１次ＰＣＩから読み出されない場合
は破棄されることになっている。上記PCI Local Bus Sp
ecification Revision ２.１では、タイムアウト時間
Ｔmax は最大２15クロックである旨が記されている。こ
のようにタイムアウトを生じてしまうケースは、コンピ
ュータシステム１が他のデバイスを頻繁にアクセスして
いたり、ネットワーク処理を連続して行っていたりして
ＩＯリードトランザクションを再発行するタイミングが
遅れてしまう場合等に発生するものであり、実際に十分
考えられるケースである。
【００１４】タイムアウトでデータが破棄された後によ
うやく１次ＰＣＩバス６にＩＯリードトランザクション
２５が再発行されたとする。この場合、バッファメモリ
にデータが存在しないため、ＰＣＩ−ｔｏ−ＰＣＩブリ
ッジ１０は再び２次ＰＣＩバス１１にＩＯリードトラン
ザクション２６を発行し、再びＳＣＳＩコントローラ１
３のステータスレジスタからデータを読み出してしま
う。しかしながら、このときＳＣＳＩコントローラ１３
のステータスレジスタの内容は既にクリアされて無効な
データに変わっている（矢印Ａ参照）。このため、ＰＣ
Ｉ−ｔｏ−ＰＣＩブリッジのバッファメモリには無効な
リードデータ２７が格納されてしまう。この無効なリー
ドデータ２７は、その後に１次ＰＣＩバス６に発行され
るＩＯリードトランザクション２８によって１次ＰＣＩ
バス６側に送出される。そして、この無効データはＣＰ
Ｕ２によって解読されるが、無効なデータであり期待値
と異なるためＣＰＵ２においてエラーを発生させてしま
う。
【００１５】このように、PCI Local Bus Specificatio
n Revision ２.１に則ったディレイドトランザクション
方式を採用したＰＣＩ−ｔｏ−ＰＣＩブリッジ１０を使
用してコンピュータシステム１を構築した場合、２次Ｐ
ＣＩバス１１に接続されたデバイスから正常にデータを
読み出すことができないケースが存在し、結果としてシ
ステムの信頼性を低下させるという問題があった。
【００１６】本発明は上記課題に鑑みてなされたもので
あって、その目的は、１次側のバスの不要な占有を回避
しつつ、ＳＣＳＩコントローラのように読み出し後にそ
の内容がクリアされる記憶手段を備えるデバイスを二次
側のバスに接続した場合であっても、無効なデータが２
次側のバスから１次側のバスに転送されることを防止す
ることのできるバスブリッジ装置を提供することにあ
る。
【００１７】
【課題を解決するための手段】上記課題を解決するため
に、第１の発明は、第１のバスと第２のバスとが接続さ
れ、バッファメモリを含むバスブリッジ装置において、
前記第２のバスに接続されたターゲットデバイスのアド
レスを含む第１のトランザクションが前記第１のバスに
発行された場合、前記バッファメモリに前記アドレスが
格納されていれば、対応して記憶されているデータを前
記第１のバスに送出し、一方、前記バッファメモリに前
記アドレスが格納されていなければ、前記第１のトラン
ザクションに対応する第２のトランザクションを前記第
２のバスに対して発行するとともに、前記第１のバスを
解放するよう制御信号を前記第１のバスに送出し、ター
ゲットデータを受信して前記バッファメモリに所定のタ
イムアウト時間保持するトランザクションフォワード制
御手段と、他のトランザクションフォワード処理を必要
とするか否かを判断する判断手段と、該判断手段により
他のトランザクションフォワード処理が必要と判断され
る場合に、前記トランザクションフォワード制御手段に
よる前記第１のバスへの前記制御信号の送出を制限する
バス解放制限手段と、を含むものである。
【００１８】第２の発明は、第１のバスと第２のバスと
が接続され、バッファメモリを含むバスブリッジ装置に
おいて、前記第２のバスに接続されたターゲットデバイ
スのアドレスを含む第１のトランザクションが前記第１
のバスに発行された場合、前記バッファメモリに前記ア
ドレスが格納されていれば、対応して記憶されているデ
ータを前記第１のバスに送出し、一方、前記バッファメ
モリに前記アドレスが格納されていなければ、前記第１
のトランザクションに対応する第２のトランザクション
を前記第２のバスに対して発行するとともに、前記第１
のバスを解放するよう制御信号を前記第１のバスに送出
し、ターゲットデータを受信して前記バッファメモリに
所定のタイムアウト時間保持するトランザクションフォ
ワード制御手段と、他のトランザクションフォワード処
理を必要とするか否かを判断する判断手段と、該判断手
段により他のトランザクションフォワード処理が必要と
判断される場合に、前記所定のタイムアウト時間を延長
する保持時間変更手段と、を含むものである。
【００１９】第３の発明は、第２の発明において、前記
保持時間変更手段は、前記判断手段により他のトランザ
クションフォワード処理が必要と判断される場合に、前
記所定のタイムアウト時間を無限長に延長するものであ
る。
【００２０】第４の発明は、第１〜３のいずれかの発明
において、前記判断手段は、前記第１のトランザクショ
ンに含まれるコマンドの種別に基づいて他のトランザク
ションフォワード処理を必要とするか否かを判断するも
のである。
【００２１】第５の発明は、第４の発明において、前記
判断手段は、さらにコマンドを特定する情報を記憶する
コマンド特定情報記憶手段を含み、該コマンド特定情報
記憶手段に記憶される情報により特定されるコマンドと
前記第１のトランザクションに含まれるコマンドとに基
づいて他のトランザクションフォワード処理を必要とす
るか否かを判断するものである。
【００２２】第６の発明は、第１〜５のいずれかの発明
において、前記判断手段は、前記第１のトランザクショ
ンに含まれるアドレスに基づいて他のトランザクション
フォワード処理を必要とするか否かを判断するものであ
る。
【００２３】第７の発明は、第６の発明において、前記
判断手段は、さらにアドレスを特定する情報を記憶する
アドレス特定情報記憶手段を含み、該アドレス特定情報
記憶手段に記憶される情報により特定されるアドレスと
前記第１のトランザクションに含まれるアドレスとに基
づいて他のトランザクションフォワード処理を必要とす
るか否かを判断するものである。
【００２４】第８の発明は、第１〜７のいずれかの発明
において、前記判断手段は、外部制御入力に基づいて他
のトランザクションフォワード処理を必要とするか否か
を判断するものである。
【００２５】第９の発明は、第２又は３の発明において
前記判断手段は、前記バッファメモリに保持されている
前記ターゲットデータを消去する前、該ターゲットデー
タと、前記第２のバスに接続された前記デバイスに記憶
されている元データとを比較し、それらが同一でない場
合に他のトランザクションフォワード処理を必要とする
と判断するものである。
【００２６】第１０の発明は、第１〜９のいずれかの発
明において、前記判断手段は、さらにフラグ記憶手段を
含み、該フラグ記憶手段に記憶されるフラグに基づいて
他のトランザクションフォワード処理を必要とするか否
かを判断するものである。
【００２７】第１１の発明は、第１〜１０のいずれかの
発明において、前記第１のバスに接続されたターゲット
デバイスのアドレスを含む第２のトランザクションが前
記第２のバスに発行された場合、前記バッファメモリに
前記アドレスが格納されていれば、対応して記憶されて
いるデータを前記第２のバスに送出し、一方、前記バッ
ファメモリに前記アドレスが格納されていなければ、前
記第２のトランザクションに対応する第１のトランザク
ションを前記第１のバスに対して発行するとともに、前
記第２のバスを解放するよう制御信号を前記第２のバス
に送出し、ターゲットデータを受信して前記バッファメ
モリに所定のタイムアウト時間保持する第２のトランザ
クションフォワード制御手段と、前記第２のトランザク
ションの内容に基づいて他のトランザクションフォワー
ド処理を必要とするか否かを判断する第２の判断手段
と、該第２の判断手段により他のトランザクションフォ
ワード処理が必要と判断される場合に、前記第２のバス
への前記制御信号の送出を制限する第２のバス解放制限
手段と、をさらに含むものである。
【００２８】第１２の発明は、第１〜１１のいずれかの
発明において、前記第１のバスに接続されたターゲット
デバイスのアドレスを含む第２のトランザクションが前
記第２のバスに発行された場合、前記バッファメモリに
前記アドレスが格納されていれば、対応して記憶されて
いるデータを前記第２のバスに送出し、一方、前記バッ
ファメモリに前記アドレスが格納されていなければ、前
記第２のトランザクションに対応する第１のトランザク
ションを前記第１のバスに対して発行するとともに、前
記第２のバスを解放するよう制御信号を前記第２のバス
に送出し、ターゲットデータを受信して前記バッファメ
モリに所定のタイムアウト時間保持する第２のトランザ
クションフォワード制御手段と、前記第２のトランザク
ションの内容に基づいて他のトランザクションフォワー
ド処理を必要とするか否かを判断する第２の判断手段
と、該第２の判断手段により他のトランザクションフォ
ワード処理が必要と判断される場合に、前記所定のタイ
ムアウト時間を延長する第２の保持時間変更手段と、を
さらに含むものである。
【００２９】第１３の発明は、前記第１及び第２のバス
はＰＣＩバスであり、前記トランザクションフォワード
制御手段はディレイドトランザクション方式により前記
第１のトランザクションを処理するものである。
【００３０】第１４の発明は、第１のバスと第２のバス
とが接続され、バッファメモリを含むバスブリッジでの
トランザクションフォワード方法であって、前記第２の
バスに接続されたターゲットデバイスのアドレスを含む
第１のトランザクションが前記第１のバスに発行された
場合、前記バッファメモリに前記アドレスが格納されて
いれば、対応して記憶されているデータを前記第１のバ
スに送出し、一方、前記バッファメモリに前記アドレス
が格納されていなければ、前記第１のトランザクション
に対応する第２のトランザクションを前記第２のバスに
対して発行するとともに、前記第１のバスを解放するよ
う制御信号を前記第１のバスに送出し、ターゲットデー
タを受信して前記バッファメモリに所定のタイムアウト
時間保持するステップと、他のトランザクションフォワ
ード処理を必要とするか否かを判断するステップと、他
のトランザクションフォワード処理が必要と判断される
場合に、前記第１のバスへの前記制御信号の送出を制限
するステップと、を含むものである。
【００３１】第１５の発明は、第１のバスと第２のバス
とが接続され、バッファメモリを含むバスブリッジでの
トランザクションフォワード方法であって、前記第２の
バスに接続されたターゲットデバイスのアドレスを含む
第１のトランザクションが前記第１のバスに発行された
場合、前記バッファメモリに前記アドレスが格納されて
いれば、対応して記憶されているデータを前記第１のバ
スに送出し、一方、前記バッファメモリに前記アドレス
が格納されていなければ、前記第１のトランザクション
に対応する第２のトランザクションを前記第２のバスに
対して発行するとともに、前記第１のバスを解放するよ
う制御信号を前記第１のバスに送出し、ターゲットデー
タを受信して前記バッファメモリに所定のタイムアウト
時間保持するステップと、他のトランザクションフォワ
ード処理を必要とするか否かを判断するステップと、他
のトランザクションフォワード処理が必要と判断される
場合に、前記所定のタイムアウト時間を延長するステッ
プと、を含むものである。
【００３２】
【発明の実施の形態】以下、本発明の各実施の形態を図
面に基づき詳細に説明する。
【００３３】実施の形態１．図１は、本発明の実施の形
態１に係るＰＣＩ−ｔｏ−ＰＣＩブリッジの構成を示す
図である。同図に示すＰＣＩ−ｔｏ−ＰＣＩブリッジ１
０ａは、図４のコンピュータシステム１においてＰＣＩ
−ｔｏ−ＰＣＩブリッジ１０に代えて用いられるもので
あり、本発明に関連する部分以外は当業者に公知である
ためここでは図示を省略している。
【００３４】同図において、３０は制御部、３１はコン
フィグレーションレジスタ、３２はコマンド比較回路、
３３はコマンド比較結果出力、３４はアドレス比較回
路、３５はアドレス比較結果出力、３６は組合わせ回
路、３７は切替論理信号、３８はコマンドデータ、３９
はアドレスデータ、４０はフラグ値信号、４１は演算手
順指示データ、４２は外部入力信号である。
【００３５】制御部３０は、さらにバッファメモリ３０
ａとトランザクションフォワード制御部３０ｂとバス解
放制限部３０ｃとを含んで構成されている。バッファメ
モリ３０ａには１次ＰＣＩバス６及び２次ＰＣＩバス１
１からラッチするトランザクションに含まれるアドレ
ス、コマンド、及び制御信号を記憶することができるよ
うになっている。また、制御部３０はディレイドトラン
ザクション方式と非ディレイドトランザクション方式の
双方でトランザクションの処理をすることができるよう
構成されており、そのいずれの方式でトランザクション
の処理をするかは切替論理信号３７によって指示され
る。すなわち、切替論理信号３７はバス解放制限部３０
ｃに入力され、バス解放制限部３０ｃは、切替論理信号
３７の内容が「enable（イネーブル）」であればトラン
ザクションフォワード制御部３０ｂにディレイドトラン
ザクション方式でトランザクションを処理するよう指示
する。切替論理信号３７の内容が「disable（ディセー
ブル）」であれば、バス解放制限部３０ｃはトランザク
ションフォワード制御部３０ｂに非ディレイドトランザ
クション方式でトランザクションを処理するよう指示す
る。すなわち、トランザクションフォワード制御部３０
ｂは、ディレイドトランザクション方式での動作におい
ては、１次ＰＣＩバス６にＩＯリードコマンドが送出さ
れると、トランザクションを停止して１次ＰＣＩバス６
を解放するよう求める制御信号を該１次ＰＣＩバス６に
送出するが、切替論理信号３７の内容が「disable」の
場合、その制御信号の送出を制限して非トランザクショ
ン方式でトランザクションを処理するよう動作形態を変
更する。なお、従来技術に係るＰＣＩ−ｔｏ−ＰＣＩブ
リッジ１０では、トランザクションフォワード制御部３
０ｂに相当するブロックは専ら非ディレイドトランザク
ション方式でトランザクションの処理を行うか、専らデ
ィレイドトランザクション方式でトランザクションの処
理を行うか、のいずれかであった。
【００３６】コマンド比較回路３２は、フォワードすべ
きコマンドを毎回ラッチし、それがコンフィグレーショ
ンレジスタ３１に設定されているコマンドのいずれかと
一致するか否かをコマンド比較結果信号３３により出力
する。すなわち、コンフィグレーションレジスタ３１に
は複数種のコマンドが設定されており、それら複数種の
コマンドを表すデータは１ビット以上の幅をもつコマン
ドデータ３８によってコマンド比較回路３２に伝えられ
るようになっている。そして、コマンド比較回路３２
は、１次ＰＣＩバス６からラッチしたコマンドがコマン
ドデータ３８により表されるコマンドのいずれかと一致
するか否かを表すコマンド比較結果信号３３を出力す
る。
【００３７】アドレス比較回路３４もコマンド比較回路
３２と同様、フォワードすべきアドレスを毎回ラッチ
し、それがコンフィグレーションレジスタ３１に設定さ
れているアドレスのいずれかと一致するか否かをアドレ
ス比較結果信号３５により出力する。コンフィグレーシ
ョンレジスタ３１にはさらに複数種のアドレスが設定さ
れており、それら複数種のアドレスを表すデータは１ビ
ット以上の幅をもつアドレスデータ３９によってアドレ
ス比較回路３４に伝えられるようになっている。そし
て、アドレス比較回路３４は、１次ＰＣＩバス６からラ
ッチしたアドレスがアドレスデータ３９により表される
アドレスのいずれかと一致るか否かを表すアドレス比較
結果信号３５を出力する。
【００３８】コンフィグレーションレジスタ３１は、上
述のように複数種のコマンド及びアドレスが設定される
ものであり、それらはコマンドデータ３８及びアドレス
データ３９としてコマンド比較回路３２及びアドレス比
較回路３４にそれぞれ入力される。また、コンフィグレ
ーションレジスタはフラグ記憶部３１ａを含んでおり、
その内容がフラグ値信号４０により組合せ回路３６に入
力されるようになっている。さらに、コンフィグレーシ
ョンレジスタ３１は組合せ回路３６の演算手順を示す演
算手順データを記憶する演算手順記憶部３１ｂを含んで
おり、その内容は演算手順指示データ４１により組合せ
回路３６に入力されるようになっている。すなわち、ユ
ーザは組合せ回路３６にどのような組合せ論理演算を行
わせるかを、コンフィグレーションレジスタ３１の演算
手順記憶部３１ｂへのデータ設定により指示することが
でき、その設定データが１ビット以上の幅をもつ演算手
順指示データ４１によって組合わせ回路３６に伝えられ
るようになっている。なお、上記組合わせ論理を表わす
データを格納するコンフィグレーションレジスタ３１
は、デバイス固有の設定のために使うことができる部分
（アドレス）のレジスタとする。他の場合も同様であ
る。
【００３９】組合せ回路３６には、コマンド比較回路３
２の出力であるコマンド比較結果信号３３と、アドレス
比較回路３２の出力であるアドレス比較結果信号３５
と、コンフィグレーションレジスタ３１の出力の一つで
あるフラグ値信号４０と、外部入力信号４２と、が演算
対象として入力されるようになっており、それらの信号
のうちの１つ以上を用い、論理和、論理積、反転を組み
合わせた演算を行って切替論理信号３７を生成する。こ
の際の論理演算の手順及び方法は、上述のようにコンフ
ィグレーションレジスタ３１から出力される演算手順指
示データ４１により決定される。
【００４０】なお、この組合せ回路３６は切替論理信号
３７の生成に際して外部入力信号４２の内容も参照する
ため、ユーザは、ＰＣＩ−ｔｏ−ＰＣＩブリッジ１０を
構成するＩＣのピンへの外部入力によりトランザクショ
ンフォワード制御部３０ｂのトランザクション処理につ
いて直接指定することもできる。さらに、組合せ回路３
６は切替論理信号３７の生成に際して上記フラグ記憶部
３１ａの内容も参照するため、ユーザは、そこに所望の
フラグ値を設定することにより、トランザクションフォ
ワード制御部３０ｂのトランザクション処理の手順につ
いて事前指定することもできる。
【００４１】次に、本ＰＣＩ−ｔｏ−ＰＣＩブリッジ１
０ａの具体的使用例を説明する。ここでは、従来技術に
係るＰＣＩ−ｔｏ−ＰＣＩブリッジ１０ａの不具合の説
明と同じケースに対する本ＰＣＩ−ｔｏ−ＰＣＩブリッ
ジ１０ａの使用例について説明する。
【００４２】従来技術に係るＰＣＩ−ｔｏ−ＰＣＩブリ
ッジ１０では、ＳＣＳＩコントローラ１３に含まれるス
テータスレジスタを１次ＰＣＩバス６側から読み出す場
合に不具合が生じた。この場合、かかる不具合を回避す
るために次に示す設定により、本実施の形態に係るＰＣ
Ｉ−ｔｏ−ＰＣＩブリッジ１０ａを使用すればよい。す
なわち、コンフィグレーションレジスタ３１に「ＩＯリ
ードコマンド」を設定してコマンドデータ３８によりそ
の内容をコマンド比較回路３２に入力させるようにする
とともに、ＳＣＳＩコントローラ１３のステータスレジ
スタのアドレスをコンフィグレーションレジスタ３１に
設定してアドレスデータ３９によりその内容をアドレス
比較回路３４に入力させるようにする。また、組合せ回
路３６に与える演算手順については、これらコマンド及
びアドレスの両方を含むトランザクションについてはデ
ィレイドトランザクション方式による処理を適用しない
旨を表すものを採用し、それを予めコンフィグレーショ
ンレジスタ３１の演算手順記憶部３１ｂに設定し、演算
手順指示データ４１により組合せ回路３６に入力できる
ようにしておく。かかる設定によってディレイドトラン
ザクション方式を適用しないケースを必要最小限にとど
めることができるので、ディレイドトランザクション方
式がもつ効果（バスの使用効率を高める）を損なうこと
なく、信頼性の高いコンピュータシステムシステム１を
構築することができる。
【００４３】また、コンフィグレーションレジスタ３１
のフラグ記憶部３１ａの設定によりトランザクションの
フォワード方式を直接設定する際の利用例としては次の
ようなものが考えられる。まず、２次ＰＣＩバス１１に
前記ＳＣＳＩコントローラ１３のようなデバイス、すな
わち読み出すことで状態が変わるレジスタを備えるデバ
イスが存在しない場合、ディレイドトランザクション方
式によりトランザクションが処理されるよう「enable
（イネーブル）」をフラグ記憶部３１ａに設定し、一方
そのようなデバイスが存在する場合、非ディレイドトラ
ンザクション方式によりトランザクションが処理される
よう「disable（ディセーブル）」をフラグ記憶部３１
ｂに設定する、という使い方ができる。この際、コンフ
ィグレーションレジスタ３１には、フラグ記憶部３１ａ
の記憶内容だけを参照して切替論理信号３７を生成する
よう、前記演算手順記憶部３１ｂの内容を記憶しておけ
ばよい。こうすれば、２次ＰＣＩバス１１に接続するデ
バイスの種類に応じて、トランザクションの処理方式を
予め選択することができる。
【００４４】また、ＰＣＩ−ｔｏ−ＰＣＩブリッジ１０
ａを使って構築したシステムが、信頼性が重視されるシ
ステムであり、性能については比較的要求が緩やかであ
る場合には、非ディレイドトランザクション方式により
トランザクションを処理するよう、前記フラグ記憶部３
１ａに「disable」を設定するという使い方もできる。
こうすれば、トランザクションを非ディレイドトランザ
クション方式で処理することにより、十分な信頼性を確
保することができる。
【００４５】外部入力信号４２によるトランザクション
処理方式の直接設定の利用法は、前述したコンフィグレ
ーションレジスタ３１のフラグ記憶部３１ａへの設定の
場合と同様である。すなわち、読み出すことで状態が変
わるレジスタを備えるデバイスが２次ＰＣＩバス１１に
接続されていない場合、ディレイドトランザクション方
式によりトランザクションが処理されるよう「enable」
の旨の外部入力信号４２を組合せ回路３６に入力し、そ
のようなデバイスが接続されていない場合、非ディレイ
ドトランザクション方式によりトランザクションが処理
されるよう「disable」の旨の外部入力信号４２を組合
せ回路３６に入力すればよい。また、ＰＣＩ−ｔｏ−Ｐ
ＣＩブリッジ１０ａを使って構築したシステムが、信頼
性が重視されるシステムであり、性能については比較的
要求が緩やかである場合には、非ディレイドトランザク
ション方式によりトランザクションを処理するよう「di
sable」の旨の外部入力信号４２を組合せ回路３６に入
力してもよい。かかる外部入力信号４２による直接設定
によれば、一切のソフトウェア変更が不要であり、既存
のシステムに直ちに適用できる。
【００４６】なお、本実施の形態に係るＰＣＩ−ｔｏ−
ＰＣＩブリッジ１０ａは種々の変形実施が可能である。
たとえば、図１及びその説明では１次ＰＣＩバス６から
２次ＰＣＩバス１１の方向へトランザクションをフォワ
ードする場合を扱ってきたが、２次ＰＣＩバス１１から
１次ＰＣＩバス６へトランザクションをフォワードする
場合についても同様の構成によりトランザクションを処
理すればよい。また、１次ＰＣＩバス６と２次ＰＣＩバ
ス１１とで双方向にトランザクションを処理することが
できるようにしてもよい。
【００４７】図２は、かかる双方向のトランザクション
処理の為に図１に示すＰＣＩ−ｔｏ−ＰＣＩブリッジ１
０ａに追加すべき構成を示す図である。同図に示す付加
的構成に係るＰＣＩ−ｔｏ−ＰＣＩブリッジ１０ｒおい
ては、制御部３０ｒ、コマンド比較回路３２ｒ、アドレ
ス比較回路３４ｒ、組合せ回路３６ｒは、図１に既に示
した制御部３０、コマンド比較回路３２、アドレス比較
回路３４、組合せ回路３６と同様の構成である。また、
同図に示す付加的構成においては図１に既に示したコン
フィグレーションレジスタ３１を共用する。すなわち、
コンフィグレーションレジスタの各出力信号は、図１に
既に示した各構成要素と同様、それぞれコマンド比較回
路３２ｒ、アドレス比較回路３４ｒ、組合せ回路３６ｒ
に入力される。もちろん、２次ＰＣＩバス１１のトラン
ザクションの処理に対し、１次ＰＣＩバス６のトランザ
クションの処理とは別個にコンフィグレーションレジス
タを用意してもよい。
【００４８】実施の形態２．次に、本発明の実施の形態
２に係るＰＣＩ−ｔｏ−ＰＣＩブリッジについて説明す
る。従来技術に係るＰＣＩ−ｔｏ−ＰＣＩブリッジ１０
においては既に述べたようにバッファメモリの保持デー
タはタイムアウト時間経過後にクリアされていたが、本
実施の形態に係るＰＣＩ−ｔｏ−ＰＣＩブリッジでは、
バッファメモリにリードデータを保持する際、所定条件
下、特にタイムアウト時間が延長される。
【００４９】PCI Local Bus Specification Revision
２.１によれば上記タイムアウト時間は２15内で設定さ
れることとなる。実際のＰＣＩ−ｔｏ−ＰＣＩブリッジ
製品では、タイムアウト時間を２15の他、２10ａにも設
定できる２段階設定可能なものがあるが、２15より長い
時間に設定できるものはない。本発明によるＰＣＩ−ｔ
ｏ−ＰＣＩブリッジではこのタイムアウト時間を２15よ
り長い時間を含む３つ以上の段階に設定できるものであ
る。さらにタイムアウト時間が無限大、すなわちタイム
アウトなしにも設定できるものとする。なお、タイムア
ウト時間の設定は、ＰＣＩ−ｔｏ−ＰＣＩブリッジ１０
ａのコンフィグレーションレジスタへ直接設定してもよ
いし、間接設定、すなわちタイムアウト時間を既定値の
中からユーザが選択するようにしてもよい。
【００５０】本実施の形態に係るＰＣＩ−ｔｏ−ＰＣＩ
ブリッジによれば、従来技術に係るＰＣＩ−ｔｏ−ＰＣ
Ｉブリッジにわずかな変更を加えるだけで、従来発生し
ていたエラーの発生を回避することができる。なお、実
際のシステムにおいて、タイムアウト時間をいくつに設
定するかはシステム構成およびアプリケーション等の実
動作を勘案の上、決定すればよい。
【００５１】なお、上記説明のように固定的に延長した
タイムアウト時間を設定しておく方法の他に、ディレイ
ドトランザクション方式以外のトランザクション処理が
必要と判断される場合だけ特にタイムアウト時間を延長
してもよい。すなわち、バッファメモリ３０ａにおける
ターゲットデータの保持時間がＴmax に達し、その内容
をクリアすべき場合に、コンフィグレーションレジスタ
の記憶内容及びトランザクションの内容、又は外部入力
信号を参照し、それにより適宜タイムアウト時間を延長
してもよい。
【００５２】図３は、この変形例に係るＰＣＩ−ｔｏ−
ＰＣＩブリッジに含まれる制御部の構成を示す図であ
る。同図に示す制御部３００はバッファメモリ３０ａと
トランザクションフォワード制御部３０ｂと保持時間変
更部３０ｄとを含んで構成されている。バッファメモリ
３０ａとトランザクションフォワード制御部３０ｂは上
記実施の形態１に係るＰＣＩ−ｔｏ−ＰＣＩブリッジ１
０ａのものと同様の構成である。保持時間変更部３０ｄ
には、上記実施の形態１に係るＰＣＩ−ｔｏ−ＰＣＩブ
リッジ１０ａと同様の切替論理信号３７が入力されるよ
うになっており、該切替論理信号３７が「disable」を
示す場合にはトランザクションフォワード制御部３０ｂ
に対しタイムアウト時間を延長するよう指示する。
【００５３】かかる構成によれば、必要に応じてタイム
アウト時間を延長することができるので、バッファメモ
リ３０ａを有効に利用することができるとともに、ＳＣ
ＳＩコントローラのステータスレジスタのように読み出
しとともにその内容がクリアされる記憶手段から読み出
されたデータが、不用意にバッファメモリ３０ａから消
失することを必要十分に防止することができる。
【００５４】実施の形態３．次に、本発明の実施の形態
３に係るＰＣＩ−ｔｏ−ＰＣＩブリッジについて説明す
る。本実施の形態に係るＰＣＩ−ｔｏ−ＰＣＩブリッジ
では、従来技術に係るＰＣＩ−ｔｏ−ＰＣＩブリッジ１
０に比して、タイムアウト時間経過時にバッファメモリ
の内容をクリアする前に、再び２次ＰＣＩバスに接続さ
れている元データにアクセスし、それが変更されている
か否かにより、バッファメモリの内容を続けて保持すべ
きか否かを判断するものである。
【００５５】以下、実施の形態２に係るＰＣＩ−ｔｏ−
ＰＣＩブリッジの制御部３００の存在を前提に本実施の
形態について説明する。従来技術に係るＰＣＩ−ｔｏ−
ＰＣＩブリッジ１０では、２次ＰＣＩバス１１でＩＯリ
ードトランザクションの初回の処理が完了してバッファ
メモリにリードデータ格納された後、１次ＰＣＩバス６
にＩＯリードトランザクションが再発行されないままＴ
max の時間が経過すると、無条件にリードデータが破棄
される仕組みとなっていた（図７参照）。これに対して
本実施の形態に係るＰＣＩ−ｔｏ−ＰＣＩブリッジで
は、時間Ｔmax が経過する際に再度２次ＰＣＩバス１１
に同じＩＯリードトランザクションを発行してターゲッ
トアドレスのレジスタを読み出す。そして、その読出し
データがバッファメモリ３０ａに既に格納されているリ
ードデータと一致した場合は、バッファメモリ３０ａ中
のリードデータを破棄する。一方、両者が一致しなかっ
た場合は、当該ターゲットアドレスが読み出しと共にそ
の内容がクリアされる形式の記憶手段であって同一内容
を再び取得することが困難であると判断し、「disabl
e」の旨を表す切替論理信号３７を実施の形態２に係る
制御部３００に入力する。制御部３００の保持時間変更
部３０ｄは、１次ＰＣＩバス６からのトランザクション
によりデータが読み出されるまで永久にデータを保持す
ることにしてもよいし、一定時間経過後に再びターゲッ
トアドレスのレジスタを読み出して上記処理をするとい
う動作を実行してもよい。
【００５６】本実施の形態によれば、バッファメモリ３
０ａに格納しているデータを破棄するに際し、実際にタ
ーゲットアドレスのデータ内容が最初のアクセス時から
変化しているかを調べ、それを破棄したとしても後に正
しいデータを再度取得できるかどうかを判断することが
できる。この結果、データを破棄した場合に再度正しい
データを取得できないと判断される場合に、タイムアウ
ト時間を延長してデータを保持して、正しいデータを確
実にイニシエータ側のバスに送出することとができる。
また、上記一連の処理をＰＣＩ−ｔｏ−ＰＣＩブリッジ
自体で行うことができるため、コンフィグレーションレ
ジスタへの設定等、ソフトウェアの変更を不要にするこ
とができる。
【００５７】なお、本実施の形態の説明においてはバッ
ファメモリ３０ａのタイムアウト時にタイムアウト時間
を延長すべきか否かを判断するようにしたが、２次ＰＣ
Ｉバス１１に接続されたデバイスからデータを読み出し
た後であってバッファメモリ３０ａからリードデータが
クリアされる前であれば、いつ上記判断処理を行っても
よい。
【００５８】また、上記各実施の形態においては、ＳＣ
ＳＩコントローラ１３に備えられたステータスレジスタ
からのデータの読み出しに伴う不具合を回避する事例を
特に説明したが、ステータスレジスタはＲＡＭ等の他の
記憶手段であっても読み出しとともにその内容がクリア
されるものであれば同様に生じる不具合であり、上記各
実施の形態に係るＰＣＩ−ｔｏ−ＰＣＩブリッジはかか
る不具合に対しても有効に作用する。
【００５９】以上、ディレイドトランザクション方式以
外でのトランザクション処理の必要性を判断する手法と
して、１）トランザクション（コマンドやアドレスを含
む）の内容に基づいて判断する手法、２）外部入力信号
を参照して判断する手法、３）事前設定値（フラグ値）
を参照して判断する手法、４）同一のターゲットアドレ
スに複数回アクセスして格納されているデータの同一性
に基づいて判断する手法、を説明した。また、実際のエ
ラー回避処理として、Ａ）ディレイドトランザクション
方式から非ディレイドトランザクション方式へトランザ
クション処理の方式を変更する処理、Ｂ）バッファメモ
リ３０ａのタイムアウト時間を延長する処理、とを説明
した。これら１）〜４）及びＡ）〜Ｂ）を任意に組み合
わせてＰＣＩ−ｔｏ−ＰＣＩブリッジを構成することに
より、従来技術に係るＰＣＩ−ｔｏ−ＰＣＩブリッジ１
０で生じた不具合を回避することができ、１次側のバス
の不要な占有を回避しつつ、ＳＣＳＩコントローラのよ
うに読み出し後にその内容がクリアされる記憶手段を備
えるデバイスを二次側のバスに接続した場合であって
も、無効なデータが２次側のバスから１次側のバスに転
送されることを防止することができる。
【００６０】
【発明の効果】以上説明したように、本発明によれば、
前記トランザクションフォワード制御手段によりトラン
ザクションを処理する場合、トランザクションの内容に
応じてエラー回避等のための別途のトランザクション処
理が必要か否かを判断し、必要と判断される場合には第
１のバスへの前記制御信号の送出を制限するようにした
ので、第１のバスでトランザクションが中断されて一旦
バス占有が解かれ、他のトランザクションが割り込むこ
とを防止することができ、特定のトランザクションに対
して確実にターゲットアドレスのデータを転送すること
ができる。この結果、１次側のバスが不要に占有される
ことを回避しつつ、ＳＣＳＩコントローラのステータス
レジスタのように読み出し後にその内容がクリアされる
記憶手段を備えるデバイスを二次側のバスに接続した場
合であっても、無効なデータが２次側のバスから１次側
のバスに転送されることを防止することができる。
【００６１】また、本発明によれば、前記フォワード制
御手段によりトランザクションを処理する場合、トラン
ザクションの内容に応じて別途のトランザクション処理
が必要か否かを判断し、必要と判断される場合にはタイ
ムアウト時間を延長するようにしたので、バッファメモ
リから必要なデータが消失することを防止することがで
きる。この結果、ＳＣＳＩコントローラのステータスレ
ジスタのように読み出し後にその内容がクリアされる記
憶手段を備えるデバイスを二次側のバスに接続した場合
であっても、一次側のバスが不要に占有されることを回
避しつつ、無効なデータが２次側のバスから１次側のバ
スに転送されることを防止することができる。
【００６２】また、本発明によれば、他のトランザクシ
ョン処理が必要と判断される場合に前記タイムアウト時
間を無限長に延長するようにしたので、さらに確実にタ
ーゲットデータを１次側のバスに転送することができ、
システムの信頼性を向上させることができる。
【００６３】また、本発明によれば、エラー回避処理を
必要とするか否かをトランザクションに含まれるコマン
ドの種別によって判断するようにしたので、他のトラン
ザクション処理が一般に必要と考えられるコマンドがト
ランザクションに含まれる場合に、そのトランザクショ
ンに対して他のトランザクション処理を施すことができ
る。
【００６４】また、本発明によれば、コマンドを特定す
る情報を記憶しておき、そのコマンドとイニシエータ側
から受け取るトランザクションに含まれるコマンドとに
基づいて他のトランザクション処理を必要とするか否か
を判断するようにしたので、他のトランザクション処理
が必要と一般に考えられるコマンドを予め記憶させてお
くことにより、さらに的確に他のトランザクション処理
の必要性を判断することができる。
【００６５】また、本発明によれば、他のトランザクシ
ョン処理を必要とするか否かをトランザクションに含ま
れるアドレスによって判断するようにしたので、他のト
ランザクション処理が一般に必要と考えられるデバイス
の特定のアドレスがトランザクションに含まれる場合
に、他のトランザクション処理が必要であると判断する
等により、かかるトランザクションに対して適切なトラ
ンザクション処理を施すことができる。
【００６６】また、本発明によれば、アドレスを特定す
る情報を記憶しておき、そのアドレスとイニシエータ側
から受け取るトランザクションに含まれるアドレスとに
基づいてエラー処理を必要とするか否かを判断するよう
にしたので、他のトランザクション処理が一般に必要と
考えられるデバイスのアドレスを予め記憶させておくこ
とにより、さらに的確に他のトランザクション処理の必
要性を判断することができる。
【００６７】また、本発明によれば、外部からの制御入
力により他のトランザクション処理の必要性を判断する
ようにしたので、簡易かつ柔軟に他のトランザクション
処理の必要性を判断することができる。
【００６８】また、本発明によれば、予め他のトランザ
クション処理が必要であるか否かを表すデータを記憶さ
せておき、そのデータに基づいて他のトランザクション
処理の必要性を判断するようにしたので、他のトランザ
クション処理が必要であると一般に考えられるデバイス
が接続されている場合等に、予め他のトランザクション
処理が必要であることを示すデータを記憶させておいて
確実に他のトランザクション処理が行われるようにする
ことができる。
【００６９】また、本発明によれば、バッファメモリが
クリアされる前に、バッファメモリに格納されているデ
ータとそのデータが元々存在したアドレスの現在のデー
タとを比較し、両者が一致しない場合に他のトランザク
ション処理が必要であると判断するようにしたので、再
度取得することが困難と思われるデータが不用意にバッ
ファメモリから消失し、イニシエータ側に送出すること
ができなくなるという事態を回避することができ、シス
テムの信頼性を向上させることができる。
【００７０】また、本発明によれば、第２のバスに発行
されるトランザクションを第１のバスにフォワードする
ための手段をさらに備えるようにしたので、第１のバス
上のデバイスが第２のバス上のデバイスに対してアクセ
スすることができるとともに、第２のバス上のデバイス
が第１のバス上のデバイスに対してアクセスすることが
できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係るＰＣＩ−ｔｏ−
ＰＣＩブリッジの構成を示す図である。
【図２】 本発明の実施の形態１に係るＰＣＩ−ｔｏ−
ＰＣＩブリッジに対する付加的構成を示す図である。
【図３】 本発明の実施の形態２に係るＰＣＩ−ｔｏ−
ＰＣＩブリッジの制御部の構成を示す図である。
【図４】 ＰＣＩ−ｔｏ−ＰＣＩブリッジを含むコンピ
ュータシステムの全体構成を示す図である。
【図５】 非ディレイドトランザクション方式を説明す
るタイムチャート図である。
【図６】 ディレイドトランザクション方式を説明する
タイムチャート図である。
【図７】 ディレイドトランザクション方式を採用する
従来のＰＣＩ−ｔｏ−ＰＣＩブリッジについて生じる不
具合を説明するタイムチャート図である。
【符号の説明】
３０ 制御部、３０ａ バッファメモリ、３０ｂ トラ
ンザクションフォワード制御部、３０ｃ バス解放制御
部、３０ｄ 保持時間変更部、３１ コンフィグレーシ
ョンレジスタ、３１ａ フラグ記憶部、３２ コマンド
比較回路、３４アドレス比較回路、３６ 組合せ回路、
３７ 切替論理信号、３８ コマンドデータ、３９ ア
ドレスデータ、４０ フラグ値信号、４２ 外部入力信
号。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年５月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【請求項１】 第１のバスと第２のバスとが接続され、
バッファメモリを含むバスブリッジ装置において、前記
第２のバスに接続されたターゲットデバイスのアドレス
を含む第１のトランザクションが前記第１のバスに発行
された場合、前記バッファメモリに前記アドレスが格納
されていれば、対応して記憶されているデータを前記第
１のバスに送出し、一方、前記バッファメモリに前記ア
ドレスが格納されていなければ、前記第１のトランザク
ションに対応する第２のトランザクションを前記第２の
バスに対して発行するとともに、前記第１のバスを解放
するよう制御信号を前記第１のバスに送出し、ターゲッ
トデータを受信して前記バッファメモリに所定のタイム
アウト時間保持するトランザクションフォワード制御手
段と、前記所定のタイムアウト時間を延長する必要があ
るか否かを判断する判断手段と、該判断手段により前記
所定のタイムアウト時間を延長する必要があると判断さ
れる場合に、前記所定のタイムアウト時間を延長する保
持時間変更手段と、を含み、前記判断手段は、前記バッ
ファメモリに保持されている前記ターゲットデータを消
去する前、該ターゲットデータと、前記第２のバスに接
続された前記ターゲットデバイスに記憶されている元デ
ータとを比較し、それらが同一でない場合に前記所定の
タイムアウト時間を延長する必要があると判断すること
を特徴とするバスブリッジ装置。
【請求項２】 前記保持時間変更手段は、前記判断手段
により前記所定のタイムアウト時間を延長する必要があ
ると判断される場合に、前記所定のタイムアウト時間を
無限長に延長することを特徴とする請求項１に記載のバ
スブリッジ装置。
【請求項３】 第１のバスと第２のバスとが接続され、
バッファメモリを含むバスブリッジでのトランザクショ
ンフォワード方法であって、前記第２のバスに接続され
たターゲットデバイスのアドレスを含む第１のトランザ
クションが前記第１のバスに発行された場合、前記バッ
ファメモリに前記アドレスが格納されていれば、対応し
て記憶されているデータを前記第１のバスに送出し、一
方、前記バッファメモリに前記アドレスが格納されてい
なければ、前記第１のトランザクションに対応する第２
のトランザクションを前記第２のバスに対して発行する
とともに、前記第１のバスを解放するよう制御信号を前
記第１のバスに送出し、ターゲットデータを受信して前
記バッファメモリに所定のタイムアウト時間保持するス
テップと、前記所定のタイムアウト時間を延長する必要
があるか否かを判断するステップと、前記所定のタイム
アウト時間を延長する必要があると判断される場合に、
前記所定のタイムアウト時間を延長するステップと、を
含み、前記判断するステップでは、前記バッファメモリ
に保持されている前記ターゲットデータを消去する前、
該ターゲットデータと、前記第２のバスに接続された前
記ターゲットデバイスに記憶されている元データとを比
較し、それらが同一でない場合に前記所定のタイムアウ
ト時間を延長する必要があると判断することを特徴とす
るトランザクションフォワード方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【発明の属する技術分野】本発明はバスブリッジ装置及
びトランザクションフォワード方法に関し、例えばディ
レイドトランザクション方式を採用するバスブリッジ装
置におけるエラー回避技術に関する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】
【課題を解決するための手段】上記課題を解決するため
に、第１の発明は、第１のバスと第２のバスとが接続さ
れ、バッファメモリを含むバスブリッジ装置において、
前記第２のバスに接続されたターゲットデバイスのアド
レスを含む第１のトランザクションが前記第１のバスに
発行された場合、前記バッファメモリに前記アドレスが
格納されていれば、対応して記憶されているデータを前
記第１のバスに送出し、一方、前記バッファメモリに前
記アドレスが格納されていなければ、前記第１のトラン
ザクションに対応する第２のトランザクションを前記第
２のバスに対して発行するとともに、前記第１のバスを
解放するよう制御信号を前記第１のバスに送出し、ター
ゲットデータを受信して前記バッファメモリに所定のタ
イムアウト時間保持するトランザクションフォワード制
御手段と、前記所定のタイムアウト時間を延長する必要
があるか否かを判断する判断手段と、該判断手段により
前記所定のタイムアウト時間を延長する必要があると判
断される場合に、前記所定のタイムアウト時間を延長す
る保持時間変更手段と、を含み、前記判断手段は、前記
バッファメモリに保持されている前記ターゲットデータ
を消去する前、該ターゲットデータと、前記第２のバス
に接続された前記ターゲットデバイスに記憶されている
元データとを比較し、それらが同一でない場合に前記所
定のタイムアウト時間を延長する必要があると判断する
ものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】第２の発明は、前記保持時間変更手段は、
前記判断手段により前記所定のタイムアウト時間を延長
する必要があると判断される場合に、前記所定のタイム
アウト時間を無限長に延長するものである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】第３の発明は、第１のバスと第２のバスと
が接続され、バッファメモリを含むバスブリッジでのト
ランザクションフォワード方法であって、前記第２のバ
スに接続されたターゲットデバイスのアドレスを含む第
１のトランザクションが前記第１のバスに発行された場
合、前記バッファメモリに前記アドレスが格納されてい
れば、対応して記憶されているデータを前記第１のバス
に送出し、一方、前記バッファメモリに前記アドレスが
格納されていなければ、前記第１のトランザクションに
対応する第２のトランザクションを前記第２のバスに対
して発行するとともに、前記第１のバスを解放するよう
制御信号を前記第１のバスに送出し、ターゲットデータ
を受信して前記バッファメモリに所定のタイムアウト時
間保持するステップと、前記所定のタイムアウト時間を
延長する必要があるか否かを判断するステップと、前記
所定のタイムアウト時間を延長する必要があると判断さ
れる場合に、前記所定のタイムアウト時間を延長するス
テップと、を含み、前記判断するステップでは、前記バ
ッファメモリに保持されている前記ターゲットデータを
消去する前、該ターゲットデータと、前記第２のバスに
接続された前記ターゲットデバイスに記憶されている元
データとを比較し、それらが同一でない場合に前記所定
のタイムアウト時間を延長する必要があると判断するも
のである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】削除
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】削除
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】削除
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】削除
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】削除
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】削除
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】削除
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】削除
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】削除
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】削除
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】削除
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】削除
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】基本構成１．図１は、本発明の基本構成１
に係るＰＣＩ−ｔｏ−ＰＣＩブリッジの構成を示す図で
ある。同図に示すＰＣＩ−ｔｏ−ＰＣＩブリッジ１０ａ
は、図４のコンピュータシステム１においてＰＣＩ−ｔ
ｏ−ＰＣＩブリッジ１０に代えて用いられるものであ
り、本発明に関連する部分以外は当業者に公知であるた
めここでは図示を省略している。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】従来技術に係るＰＣＩ−ｔｏ−ＰＣＩブリ
ッジ１０では、ＳＣＳＩコントローラ１３に含まれるス
テータスレジスタを１次ＰＣＩバス６側から読み出す場
合に不具合が生じた。この場合、かかる不具合を回避す
るために次に示す設定により、本基本構成に係るＰＣＩ
−ｔｏ−ＰＣＩブリッジ１０ａを使用すればよい。すな
わち、コンフィグレーションレジスタ３１に「ＩＯリー
ドコマンド」を設定してコマンドデータ３８によりその
内容をコマンド比較回路３２に入力させるようにすると
ともに、ＳＣＳＩコントローラ１３のステータスレジス
タのアドレスをコンフィグレーションレジスタ３１に設
定してアドレスデータ３９によりその内容をアドレス比
較回路３４に入力させるようにする。また、組合せ回路
３６に与える演算手順については、これらコマンド及び
アドレスの両方を含むトランザクションについてはディ
レイドトランザクション方式による処理を適用しない旨
を表すものを採用し、それを予めコンフィグレーション
レジスタ３１の演算手順記憶部３１ｂに設定し、演算手
順指示データ４１により組合せ回路３６に入力できるよ
うにしておく。かかる設定によってディレイドトランザ
クション方式を適用しないケースを必要最小限にとどめ
ることができるので、ディレイドトランザクション方式
がもつ効果（バスの使用効率を高める）を損なうことな
く、信頼性の高いコンピュータシステムシステム１を構
築することができる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正内容】
【００４６】なお、本基本構成に係るＰＣＩ−ｔｏ−Ｐ
ＣＩブリッジ１０ａは種々の変形実施が可能である。た
とえば、図１及びその説明では１次ＰＣＩバス６から２
次ＰＣＩバス１１の方向へトランザクションをフォワー
ドする場合を扱ってきたが、２次ＰＣＩバス１１から１
次ＰＣＩバス６へトランザクションをフォワードする場
合についても同様の構成によりトランザクションを処理
すればよい。また、１次ＰＣＩバス６と２次ＰＣＩバス
１１とで双方向にトランザクションを処理することがで
きるようにしてもよい。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正内容】
【００４８】基本構成２．次に、本発明の基本構成２に
係るＰＣＩ−ｔｏ−ＰＣＩブリッジについて説明する。
従来技術に係るＰＣＩ−ｔｏ−ＰＣＩブリッジ１０にお
いては既に述べたようにバッファメモリの保持データは
タイムアウト時間経過後にクリアされていたが、本基本
構成に係るＰＣＩ−ｔｏ−ＰＣＩブリッジでは、バッフ
ァメモリにリードデータを保持する際、所定条件下、特
にタイムアウト時間が延長される。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正内容】
【００５０】本基本構成に係るＰＣＩ−ｔｏ−ＰＣＩブ
リッジによれば、従来技術に係るＰＣＩ−ｔｏ−ＰＣＩ
ブリッジにわずかな変更を加えるだけで、従来発生して
いたエラーの発生を回避することができる。なお、実際
のシステムにおいて、タイムアウト時間をいくつに設定
するかはシステム構成およびアプリケーション等の実動
作を勘案の上、決定すればよい。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正内容】
【００５２】図３は、この変形例に係るＰＣＩ−ｔｏ−
ＰＣＩブリッジに含まれる制御部の構成を示す図であ
る。同図に示す制御部３００はバッファメモリ３０ａと
トランザクションフォワード制御部３０ｂと保持時間変
更部３０ｄとを含んで構成されている。バッファメモリ
３０ａとトランザクションフォワード制御部３０ｂは上
記基本構成１に係るＰＣＩ−ｔｏ−ＰＣＩブリッジ１０
ａのものと同様の構成である。保持時間変更部３０ｄに
は、上記実施の形態１に係るＰＣＩ−ｔｏ−ＰＣＩブリ
ッジ１０ａと同様の切替論理信号３７が入力されるよう
になっており、該切替論理信号３７が「disable」を示
す場合にはトランザクションフォワード制御部３０ｂに
対しタイムアウト時間を延長するよう指示する。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正内容】
【００５４】本発明の実施の形態．次に、本発明の実施
の形態に係るＰＣＩ−ｔｏ−ＰＣＩブリッジについて説
明する。本実施の形態に係るＰＣＩ−ｔｏ−ＰＣＩブリ
ッジでは、従来技術に係るＰＣＩ−ｔｏ−ＰＣＩブリッ
ジ１０に比して、タイムアウト時間経過時にバッファメ
モリの内容をクリアする前に、再び２次ＰＣＩバスに接
続されている元データにアクセスし、それが変更されて
いるか否かにより、バッファメモリの内容を続けて保持
すべきか否かを判断するものである。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正内容】
【００５５】以下、基本構成２に係るＰＣＩ−ｔｏ−Ｐ
ＣＩブリッジの制御部３００の存在を前提に本実施の形
態について説明する。従来技術に係るＰＣＩ−ｔｏ−Ｐ
ＣＩブリッジ１０では、２次ＰＣＩバス１１でＩＯリー
ドトランザクションの初回の処理が完了してバッファメ
モリにリードデータ格納された後、１次ＰＣＩバス６に
ＩＯリードトランザクションが再発行されないままＴma
x の時間が経過すると、無条件にリードデータが破棄さ
れる仕組みとなっていた（図７参照）。これに対して本
実施の形態に係るＰＣＩ−ｔｏ−ＰＣＩブリッジでは、
時間Ｔmax が経過する際に再度２次ＰＣＩバス１１に同
じＩＯリードトランザクションを発行してターゲットア
ドレスのレジスタを読み出す。そして、その読出しデー
タがバッファメモリ３０ａに既に格納されているリード
データと一致した場合は、バッファメモリ３０ａ中のリ
ードデータを破棄する。一方、両者が一致しなかった場
合は、当該ターゲットアドレスが読み出しと共にその内
容がクリアされる形式の記憶手段であって同一内容を再
び取得することが困難であると判断し、「disable」の
旨を表す切替論理信号３７を実施の形態２に係る制御部
３００に入力する。制御部３００の保持時間変更部３０
ｄは、１次ＰＣＩバス６からのトランザクションにより
データが読み出されるまで永久にデータを保持すること
にしてもよいし、一定時間経過後に再びターゲットアド
レスのレジスタを読み出して上記処理をするという動作
を実行してもよい。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正内容】
【００５８】また、上記実施の形態や基本構成において
は、ＳＣＳＩコントローラ１３に備えられたステータス
レジスタからのデータの読み出しに伴う不具合を回避す
る事例を特に説明したが、ステータスレジスタはＲＡＭ
等の他の記憶手段であっても読み出しとともにその内容
がクリアされるものであれば同様に生じる不具合であ
り、上記各実施の形態に係るＰＣＩ−ｔｏ−ＰＣＩブリ
ッジはかかる不具合に対しても有効に作用する。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】削除
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正内容】
【００６１】
【発明の効果】以上説明したように、 本発明によれば、
前記フォワード制御手段によりトランザクションを処理
する場合、トランザクションの内容に応じて別途のトラ
ンザクション処理が必要か否かを判断し、必要と判断さ
れる場合にはタイムアウト時間を延長するようにしたの
で、バッファメモリから必要なデータが消失することを
防止することができる。この結果、ＳＣＳＩコントロー
ラのステータスレジスタのように読み出し後にその内容
がクリアされる記憶手段を備えるデバイスを二次側のバ
スに接続した場合であっても、一次側のバスが不要に占
有されることを回避しつつ、無効なデータが２次側のバ
スから１次側のバスに転送されることを防止することが
できる。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】削除
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】削除
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】削除
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】削除
【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】削除
【手続補正３４】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】削除
【手続補正３５】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正内容】
【００６９】また、本発明によれば、バッファメモリが
クリアされる前に、バッファメモリに格納されているデ
ータとそのデータが元々存在したアドレスの現在のデー
タとを比較し、両者が一致しない場合にタイムアウト時
間を延長する必要があると判断するようにしたので、再
度取得することが困難と思われるデータが不用意にバッ
ファメモリから消失し、イニシエータ側に送出すること
ができなくなるという事態を回避することができ、シス
テムの信頼性を向上させることができる。
【手続補正３６】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】削除
【手続補正３７】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】 本発明の基本構成１に係るＰＣＩ−ｔｏ−Ｐ
ＣＩブリッジの構成を示す図である。
【図２】 本発明の基本構成１に係るＰＣＩ−ｔｏ−Ｐ
ＣＩブリッジに対する付加的構成を示す図である。
【図３】 本発明の基本構成２に係るＰＣＩ−ｔｏ−Ｐ
ＣＩブリッジの制御部の構成を示す図である。
【図４】 ＰＣＩ−ｔｏ−ＰＣＩブリッジを含むコンピ
ュータシステムの全体構成を示す図である。
【図５】 非ディレイドトランザクション方式を説明す
るタイムチャート図である。
【図６】 ディレイドトランザクション方式を説明する
タイムチャート図である。
【図７】 ディレイドトランザクション方式を採用する
従来のＰＣＩ−ｔｏ−ＰＣＩブリッジについて生じる不
具合を説明するタイムチャート図である。
【符号の説明】 ３０ 制御部、３０ａ バッファメモリ、３０ｂ トラ
ンザクションフォワード制御部、３０ｃ バス解放制御
部、３０ｄ 保持時間変更部、３１ コンフィグレーシ
ョンレジスタ、３１ａ フラグ記憶部、３２ コマンド
比較回路、３４アドレス比較回路、３６ 組合せ回路、
３７ 切替論理信号、３８ コマンドデータ、３９ ア
ドレスデータ、４０ フラグ値信号、４２ 外部入力信
号。

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 第１のバスと第２のバスとが接続され、
    バッファメモリを含むバスブリッジ装置において、 前記第２のバスに接続されたターゲットデバイスのアド
    レスを含む第１のトランザクションが前記第１のバスに
    発行された場合、前記バッファメモリに前記アドレスが
    格納されていれば、対応して記憶されているデータを前
    記第１のバスに送出し、一方、前記バッファメモリに前
    記アドレスが格納されていなければ、前記第１のトラン
    ザクションに対応する第２のトランザクションを前記第
    ２のバスに対して発行するとともに、前記第１のバスを
    解放するよう制御信号を前記第１のバスに送出し、ター
    ゲットデータを受信して前記バッファメモリに所定のタ
    イムアウト時間保持するトランザクションフォワード制
    御手段と、 他のトランザクションフォワード処理を必要とするか否
    かを判断する判断手段と、 該判断手段により他のトランザクションフォワード処理
    が必要と判断される場合に、前記トランザクションフォ
    ワード制御手段による前記第１のバスへの前記制御信号
    の送出を制限するバス解放制限手段と、 を含むことを特徴とするバスブリッジ装置。
  2. 【請求項２】 第１のバスと第２のバスとが接続され、
    バッファメモリを含むバスブリッジ装置において、 前記第２のバスに接続されたターゲットデバイスのアド
    レスを含む第１のトランザクションが前記第１のバスに
    発行された場合、前記バッファメモリに前記アドレスが
    格納されていれば、対応して記憶されているデータを前
    記第１のバスに送出し、一方、前記バッファメモリに前
    記アドレスが格納されていなければ、前記第１のトラン
    ザクションに対応する第２のトランザクションを前記第
    ２のバスに対して発行するとともに、前記第１のバスを
    解放するよう制御信号を前記第１のバスに送出し、ター
    ゲットデータを受信して前記バッファメモリに所定のタ
    イムアウト時間保持するトランザクションフォワード制
    御手段と、 他のトランザクションフォワード処理を必要とするか否
    かを判断する判断手段と、 該判断手段により他のトランザクションフォワード処理
    が必要と判断される場合に、前記所定のタイムアウト時
    間を延長する保持時間変更手段と、 を含むことを特徴とするバスブリッジ装置。
  3. 【請求項３】 前記保持時間変更手段は、前記判断手段
    により他のトランザクションフォワード処理が必要と判
    断される場合に、前記所定のタイムアウト時間を無限長
    に延長することを特徴とする請求項２に記載のバスブリ
    ッジ装置。
  4. 【請求項４】 前記判断手段は、前記第１のトランザク
    ションに含まれるコマンドの種別に基づいて他のトラン
    ザクションフォワード処理を必要とするか否かを判断す
    ることを特徴とする請求項１〜３のいずれかに記載のバ
    スブリッジ装置。
  5. 【請求項５】 前記判断手段は、さらにコマンドを特定
    する情報を記憶するコマンド特定情報記憶手段を含み、
    該コマンド特定情報記憶手段に記憶される情報により特
    定されるコマンドと前記第１のトランザクションに含ま
    れるコマンドとに基づいて他のトランザクションフォワ
    ード処理を必要とするか否かを判断することを特徴とす
    る請求項４に記載のバスブリッジ装置。
  6. 【請求項６】 前記判断手段は、前記第１のトランザク
    ションに含まれるアドレスに基づいて他のトランザクシ
    ョンフォワード処理を必要とするか否かを判断すること
    を特徴とする請求項１〜５のいずれかに記載のバスブリ
    ッジ装置。
  7. 【請求項７】 前記判断手段は、さらにアドレスを特定
    する情報を記憶するアドレス特定情報記憶手段を含み、
    該アドレス特定情報記憶手段に記憶される情報により特
    定されるアドレスと前記第１のトランザクションに含ま
    れるアドレスとに基づいて他のトランザクションフォワ
    ード処理を必要とするか否かを判断することを特徴とす
    る請求項６に記載のバスブリッジ装置。
  8. 【請求項８】 前記判断手段は、外部制御入力に基づい
    て他のトランザクションフォワード処理を必要とするか
    否かを判断することを特徴とする請求項１〜７のいずれ
    かに記載のバスブリッジ装置。
  9. 【請求項９】 前記判断手段は、前記バッファメモリに
    保持されている前記ターゲットデータを消去する前、該
    ターゲットデータと、前記第２のバスに接続された前記
    ターゲットデバイスに記憶されている元データとを比較
    し、それらが同一でない場合に他のトランザクションフ
    ォワード処理を必要とすると判断することを特徴とする
    請求項２又は３に記載のバスブリッジ装置。
  10. 【請求項１０】 前記判断手段は、さらにフラグ記憶手
    段を含み、該フラグ記憶手段に記憶されるフラグに基づ
    いて他のトランザクションフォワード処理を必要とする
    か否かを判断することを特徴とする請求項１〜９のいず
    れかに記載のバスブリッジ装置。
  11. 【請求項１１】 前記第１のバスに接続されたターゲッ
    トデバイスのアドレスを含む第２のトランザクションが
    前記第２のバスに発行された場合、前記バッファメモリ
    に前記アドレスが格納されていれば、対応して記憶され
    ているデータを前記第２のバスに送出し、一方、前記バ
    ッファメモリに前記アドレスが格納されていなければ、
    前記第２のトランザクションに対応する第１のトランザ
    クションを前記第１のバスに対して発行するとともに、
    前記第２のバスを解放するよう制御信号を前記第２のバ
    スに送出し、ターゲットデータを受信して前記バッファ
    メモリに所定のタイムアウト時間保持する第２のトラン
    ザクションフォワード制御手段と、 前記第２のトランザクションの内容に基づいて他のトラ
    ンザクションフォワード処理を必要とするか否かを判断
    する第２の判断手段と、 該第２の判断手段により他のトランザクションフォワー
    ド処理が必要と判断される場合に、前記第２のバスへの
    前記制御信号の送出を制限する第２のバス解放制限手段
    と、 をさらに含むことを特徴とする請求項１〜１０のいずれ
    かに記載のバスブリッジ装置。
  12. 【請求項１２】 前記第１のバスに接続されたターゲッ
    トデバイスのアドレスを含む第２のトランザクションが
    前記第２のバスに発行された場合、前記バッファメモリ
    に前記アドレスが格納されていれば、対応して記憶され
    ているデータを前記第２のバスに送出し、一方、前記バ
    ッファメモリに前記アドレスが格納されていなければ、
    前記第２のトランザクションに対応する第１のトランザ
    クションを前記第１のバスに対して発行するとともに、
    前記第２のバスを解放するよう制御信号を前記第２のバ
    スに送出し、ターゲットデータを受信して前記バッファ
    メモリに所定のタイムアウト時間保持する第２のトラン
    ザクションフォワード制御手段と、 前記第２のトランザクションの内容に基づいて他のトラ
    ンザクションフォワード処理を必要とするか否かを判断
    する第２の判断手段と、 該第２の判断手段により他のトランザクションフォワー
    ド処理が必要と判断される場合に、前記所定のタイムア
    ウト時間を延長する第２の保持時間変更手段と、 をさらに含むことを特徴とする請求項１〜１０のいずれ
    かに記載のバスブリッジ装置。
  13. 【請求項１３】 前記第１及び第２のバスはＰＣＩバス
    であり、前記トランザクションフォワード制御手段はデ
    ィレイドトランザクション方式により前記第１のトラン
    ザクションを処理することを特徴とする請求項１〜１２
    のいずれかに記載のバスブリッジ装置。
  14. 【請求項１４】 第１のバスと第２のバスとが接続さ
    れ、バッファメモリを含むバスブリッジでのトランザク
    ションフォワード方法であって、 前記第２のバスに接続されたターゲットデバイスのアド
    レスを含む第１のトランザクションが前記第１のバスに
    発行された場合、前記バッファメモリに前記アドレスが
    格納されていれば、対応して記憶されているデータを前
    記第１のバスに送出し、一方、前記バッファメモリに前
    記アドレスが格納されていなければ、前記第１のトラン
    ザクションに対応する第２のトランザクションを前記第
    ２のバスに対して発行するとともに、前記第１のバスを
    解放するよう制御信号を前記第１のバスに送出し、ター
    ゲットデータを受信して前記バッファメモリに所定のタ
    イムアウト時間保持するステップと、 他のトランザクションフォワード処理を必要とするか否
    かを判断するステップと、 他のトランザクションフォワード処理が必要と判断され
    る場合に、前記第１のバスへの前記制御信号の送出を制
    限するステップと、 を含むことを特徴とするトランザクションフォワード方
    法。
  15. 【請求項１５】 第１のバスと第２のバスとが接続さ
    れ、バッファメモリを含むバスブリッジでのトランザク
    ションフォワード方法であって、 前記第２のバスに接続されたターゲットデバイスのアド
    レスを含む第１のトランザクションが前記第１のバスに
    発行された場合、前記バッファメモリに前記アドレスが
    格納されていれば、対応して記憶されているデータを前
    記第１のバスに送出し、一方、前記バッファメモリに前
    記アドレスが格納されていなければ、前記第１のトラン
    ザクションに対応する第２のトランザクションを前記第
    ２のバスに対して発行するとともに、前記第１のバスを
    解放するよう制御信号を前記第１のバスに送出し、ター
    ゲットデータを受信して前記バッファメモリに所定のタ
    イムアウト時間保持するステップと、 他のトランザクションフォワード処理を必要とするか否
    かを判断するステップと、 他のトランザクションフォワード処理が必要と判断され
    る場合に、前記所定のタイムアウト時間を延長するステ
    ップと、 を含むことを特徴とするトランザクションフォワード方
    法。
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