JPH02164076A - Ｍｏｓ ｆｅｔアレイ - Google Patents
Ｍｏｓ ｆｅｔアレイInfo
- Publication number
- JPH02164076A JPH02164076A JP32124088A JP32124088A JPH02164076A JP H02164076 A JPH02164076 A JP H02164076A JP 32124088 A JP32124088 A JP 32124088A JP 32124088 A JP32124088 A JP 32124088A JP H02164076 A JPH02164076 A JP H02164076A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- substrate
- base layer
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数の縦型ＭＯ５ＦＥＴが集積されたＭＯ５Ｆ
ＥＴアレイに関する。
ＥＴアレイに関する。
第５図は従来のＭＯＳ ＦＥＴアレイの一例の断面図で
ある。
ある。
本従来例は、Ｐ型基板１５上にＮ型エピタキシャル層１
７が形成されており、このＮ型エピタキシャル層１７は
Ｐ型アイソレーション層１８により複数の島領域に分割
されている。こわらの島領域の一つに形成された縦型Ｍ
ＯＳ ＦＥＴ Ｍ（ｉ）は、Ｎ型のドレイン埋込み層１
６と、ドレイン電［２４（Ｄｉ）を引出すためのドレイ
ン突き抜は層１９と、Ｐ型ベース層２５と、このＰ型ベ
ース層２５内に形成されたＮ型のソース拡散層２６と、
ゲート酸化膜２０上に形成されたゲート電極２２（Ｇｉ
）と、層間絶縁膜２１と、ソース電極２３（Ｓｉ）とを
有している。なお、縦型ＭＯ５ＦＥＴＭ（ｉ＋１）も同
様の構成である。
７が形成されており、このＮ型エピタキシャル層１７は
Ｐ型アイソレーション層１８により複数の島領域に分割
されている。こわらの島領域の一つに形成された縦型Ｍ
ＯＳ ＦＥＴ Ｍ（ｉ）は、Ｎ型のドレイン埋込み層１
６と、ドレイン電［２４（Ｄｉ）を引出すためのドレイ
ン突き抜は層１９と、Ｐ型ベース層２５と、このＰ型ベ
ース層２５内に形成されたＮ型のソース拡散層２６と、
ゲート酸化膜２０上に形成されたゲート電極２２（Ｇｉ
）と、層間絶縁膜２１と、ソース電極２３（Ｓｉ）とを
有している。なお、縦型ＭＯ５ＦＥＴＭ（ｉ＋１）も同
様の構成である。
（発明が解決しようとする課題）
上述した従来のＭＯＳ ＦＥＴアレイは、個々のＭＯＳ
ＦＥＴを分離するためのアイソレージジン層１８および
ドレイン突き抜は層１９を形成する必要があるため、製
造工程が複雑となり、また、素子面積が大きくなるとい
う欠点がある。
ＦＥＴを分離するためのアイソレージジン層１８および
ドレイン突き抜は層１９を形成する必要があるため、製
造工程が複雑となり、また、素子面積が大きくなるとい
う欠点がある。
本発明のＭＯＳ ＦＥＴアレイは、
第１導電型の基板と、該基板上に設けられた第１導電型
のエピタキシャル層と、該基板とエピタキシャル層との
間に選択的に設けられた第２導電型の埋込み層と、該エ
ピタキシャル層主面から前記埋込み層に到達して形成さ
れた第２導電型のベース層と、該ベース層と前記埋込み
層とにより完全に囲まれて形成されたエピタキシャル層
の島領域と、前記第２導電型のベース層上にゲート絶縁
膜を介して形成されたゲート電極とを有し、前記島領域
をドレインとし、前記第１導電型の基板を共通ソースと
し、前記ゲート電極に所定電圧を印加することにより、
前記ベース層表面にチャネルを誘起し、ソース・ドレイ
ン間を導通させる。
のエピタキシャル層と、該基板とエピタキシャル層との
間に選択的に設けられた第２導電型の埋込み層と、該エ
ピタキシャル層主面から前記埋込み層に到達して形成さ
れた第２導電型のベース層と、該ベース層と前記埋込み
層とにより完全に囲まれて形成されたエピタキシャル層
の島領域と、前記第２導電型のベース層上にゲート絶縁
膜を介して形成されたゲート電極とを有し、前記島領域
をドレインとし、前記第１導電型の基板を共通ソースと
し、前記ゲート電極に所定電圧を印加することにより、
前記ベース層表面にチャネルを誘起し、ソース・ドレイ
ン間を導通させる。
ベース層と埋込み層とでエピタキシャル層の一部を完全
にとり囲み、そのとり囲まれた島領域をドレイン、ベー
ス層表面をチャネル領域、基板を共通ソースとすること
により、アイソレーションと突き抜は層が不要となり、
工程の簡略化、素子面積の削減を図ることができる。
にとり囲み、そのとり囲まれた島領域をドレイン、ベー
ス層表面をチャネル領域、基板を共通ソースとすること
により、アイソレーションと突き抜は層が不要となり、
工程の簡略化、素子面積の削減を図ることができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のＭＯＳ ＦＥＴアレイの一実施例の平
面図およびＡ−Ａ線に沿う断面図、第２図は本実施例の
回路図である。
面図およびＡ−Ａ線に沿う断面図、第２図は本実施例の
回路図である。
本実施例は、共通ソースとなるＮ型基板１上にＮ型エピ
タキシャル層３が形成され、このＮ型エピタキシャル層
３の一部は、Ｐ型ベース層４とＰ型埋込み層２とで完全
にとり囲まれて島領域となっている。この島領域内には
Ｎ型ドレイン拡散層１０が形成され、ベース層４上には
ゲート酸化膜５を介゛してポリシリコンあるいはアルミ
ニュウム等からなるゲート電極６ （Ｇｉ）が形成され
、このゲート電極６上には層間絶縁膜７が形成され、ド
レイン電極８ （Ｄｉ）はドレイン拡散層ｌＯに接続さ
れている。Ｐ型ベース層４は、平面図からも明らかなよ
うに、４ｂ部分で電気的に接続され、その−部であるＰ
型ベース層４ａおよび電極１１を介して基板１と共通接
続されることにより、共通のソース電位（例えば、接地
電位）に固定される。
タキシャル層３が形成され、このＮ型エピタキシャル層
３の一部は、Ｐ型ベース層４とＰ型埋込み層２とで完全
にとり囲まれて島領域となっている。この島領域内には
Ｎ型ドレイン拡散層１０が形成され、ベース層４上には
ゲート酸化膜５を介゛してポリシリコンあるいはアルミ
ニュウム等からなるゲート電極６ （Ｇｉ）が形成され
、このゲート電極６上には層間絶縁膜７が形成され、ド
レイン電極８ （Ｄｉ）はドレイン拡散層ｌＯに接続さ
れている。Ｐ型ベース層４は、平面図からも明らかなよ
うに、４ｂ部分で電気的に接続され、その−部であるＰ
型ベース層４ａおよび電極１１を介して基板１と共通接
続されることにより、共通のソース電位（例えば、接地
電位）に固定される。
本実施例において、ドレイン電極（Ｄｉ）に正の電圧、
ソース（基板）１に負の電圧を印加し、ゲート電極６
（Ｇｉ）に正電圧が印加されない場合は、Ｐ型ベース層
４および埋込み層２と、これらに囲まれた領域とで構成
されるＰＮ接合は逆バイアスされ、電流は流れない。
ソース（基板）１に負の電圧を印加し、ゲート電極６
（Ｇｉ）に正電圧が印加されない場合は、Ｐ型ベース層
４および埋込み層２と、これらに囲まれた領域とで構成
されるＰＮ接合は逆バイアスされ、電流は流れない。
一方、この状態で、ゲート電Ｖｉｉ６（Ｇｉ）に所定電
圧以北の正電圧を印加すると、Ｐ型ベース層４の表面近
傍にＮ型のチャネル（図中、点線で示される）が形成さ
れ、このチャネルを通して電流がドレインからソースへ
流れる。このように、各々のドレイン層は、ＰＮ接合分
離されており、ゲート電圧が印加されたベース層４の隣
りに位置するドレイン層からのみ電流が流れる。
圧以北の正電圧を印加すると、Ｐ型ベース層４の表面近
傍にＮ型のチャネル（図中、点線で示される）が形成さ
れ、このチャネルを通して電流がドレインからソースへ
流れる。このように、各々のドレイン層は、ＰＮ接合分
離されており、ゲート電圧が印加されたベース層４の隣
りに位置するドレイン層からのみ電流が流れる。
第３図は本発明のＭＯＳ ＦＥＴアレイの他の実施例の
断面図である。
断面図である。
本実施例は、上述の実施例とほぼ同一であるが、Ｐ型ベ
ース層４内に、さらに、Ｎ型層１２を付加しものである
。本実施例の動作は上述の実施例の動作と同一であるが
、Ｎ型層１２が形成された文だけチャネル長が狭くなり
、チャネル抵抗が下がるという利点がある。
ース層４内に、さらに、Ｎ型層１２を付加しものである
。本実施例の動作は上述の実施例の動作と同一であるが
、Ｎ型層１２が形成された文だけチャネル長が狭くなり
、チャネル抵抗が下がるという利点がある。
第４図は本発明のさらに他の実施例の断面図である。
本実施例は、Ｎ型層１３をＰ型ベース層４の接合と交差
してソース側のＮ型エピタキシャル層３まで広げて形成
し、チャネル抵抗をさらに低減したものである。
してソース側のＮ型エピタキシャル層３まで広げて形成
し、チャネル抵抗をさらに低減したものである。
以上説明したように本発明は、各々のドレインをＰＮ接
合分離し、基板を共通ソースとする構造とすることによ
り、製造工程の簡略化、素子面積の削減を図ることがで
きる効果がある。
合分離し、基板を共通ソースとする構造とすることによ
り、製造工程の簡略化、素子面積の削減を図ることがで
きる効果がある。
第１図は本発明のＭＯＳ ＦＥＴアレイの一実施例の平
面図およびＡ−Ａ線に沿う断面図、第２図は本実施例の
回路図、第３図は本発明の他の実施例の断面図、第４図
は本発明のさらに他の実施例の断面図、第５図は従来例
の断面図である。 １・・・基板、 ２・・・埋込み層、３−・エ
ピタキシャル層、 ４ （４ａ、４ｂ）・・・ベース層、 ５・−ゲート酸化膜、 ６・−ゲート電極（Ｇｉ）、
７・・・層間絶縁膜、 ８・・・ドレイン電極（Ｄｉ
）、１０−・・ドレイン拡散層、 １１−・・電極、 １２、１３−Ｎ型層、 Ｍ （ｉ） 、 Ｍ （ｉ＋１） ・−ＭＯＳ ＦＥＴ
。
面図およびＡ−Ａ線に沿う断面図、第２図は本実施例の
回路図、第３図は本発明の他の実施例の断面図、第４図
は本発明のさらに他の実施例の断面図、第５図は従来例
の断面図である。 １・・・基板、 ２・・・埋込み層、３−・エ
ピタキシャル層、 ４ （４ａ、４ｂ）・・・ベース層、 ５・−ゲート酸化膜、 ６・−ゲート電極（Ｇｉ）、
７・・・層間絶縁膜、 ８・・・ドレイン電極（Ｄｉ
）、１０−・・ドレイン拡散層、 １１−・・電極、 １２、１３−Ｎ型層、 Ｍ （ｉ） 、 Ｍ （ｉ＋１） ・−ＭＯＳ ＦＥＴ
。
Claims (1)
- 【特許請求の範囲】 １、複数の縦型ＭＯＳＦＥＴが集積されたＭＯＳＦＥＴ
アレイであって、 第１導電型の基板と、該基板上に設けられた第１導電型
のエピタキシャル層と、該基板とエピタキシャル層との
間に選択的に設けられた第２導電型の埋込み層と、該エ
ピタキシャル層主面から前記埋込み層に到達して形成さ
れた第２導電型のベース層と、該ベース層と前記埋込み
層とにより完全に囲まれて形成されたエピタキシャル層
の島領域と、前記第２導電型のベース層上にゲート絶縁
膜を介して形成されたゲート電極とを有し、前記島領域
をドレインとし、前記第１導電型の基板を共通ソースと
し、前記ゲート電極に所定電圧を印加することにより、
前記ベース層表面にチャネルを誘起し、ソース・ドレイ
ン間を導通させるＭＯＳＦＥＴアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32124088A JPH02164076A (ja) | 1988-12-19 | 1988-12-19 | Ｍｏｓ ｆｅｔアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32124088A JPH02164076A (ja) | 1988-12-19 | 1988-12-19 | Ｍｏｓ ｆｅｔアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02164076A true JPH02164076A (ja) | 1990-06-25 |
Family
ID=18130374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32124088A Pending JPH02164076A (ja) | 1988-12-19 | 1988-12-19 | Ｍｏｓ ｆｅｔアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02164076A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6178168A (ja) * | 1984-09-25 | 1986-04-21 | Matsushita Electric Works Ltd | Ｍｉｓトランジスタ |
| JPS63138779A (ja) * | 1986-11-29 | 1988-06-10 | Nec Kansai Ltd | 半導体素子 |
| JPS63293883A (ja) * | 1987-05-26 | 1988-11-30 | Nec Corp | 半導体装置 |
-
1988
- 1988-12-19 JP JP32124088A patent/JPH02164076A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6178168A (ja) * | 1984-09-25 | 1986-04-21 | Matsushita Electric Works Ltd | Ｍｉｓトランジスタ |
| JPS63138779A (ja) * | 1986-11-29 | 1988-06-10 | Nec Kansai Ltd | 半導体素子 |
| JPS63293883A (ja) * | 1987-05-26 | 1988-11-30 | Nec Corp | 半導体装置 |
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