JPH02165342A - マイクロプロセサを有する演算処理装置 - Google Patents
マイクロプロセサを有する演算処理装置Info
- Publication number
- JPH02165342A JPH02165342A JP63320864A JP32086488A JPH02165342A JP H02165342 A JPH02165342 A JP H02165342A JP 63320864 A JP63320864 A JP 63320864A JP 32086488 A JP32086488 A JP 32086488A JP H02165342 A JPH02165342 A JP H02165342A
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- JP
- Japan
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- instruction
- microprocessor
- register
- comparator
- simulation
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- Pending
Links
- 238000004088 simulation Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＲＯＭ−ＩＣに格納された制御ファームウェア
の実行に関し、特にファームウニアラ内蔵するマイクロ
プロセサによる演算処理装置に関する。
の実行に関し、特にファームウニアラ内蔵するマイクロ
プロセサによる演算処理装置に関する。
（従来の技術）
従来の制御ファームウェアを内蔵したマイクロプロセサ
を備えた演算処理装置では、外部からセット／リセット
できるフラグをマイクコプロセサ内に設けている。当該
フラグがオンのときはメモリに用意されているシミュレ
ートプログラムへブランチするよう内蔵ファームウェア
をコーディングしておく。これによって、内蔵ファーム
ウェアのバグを回耕することができる。
を備えた演算処理装置では、外部からセット／リセット
できるフラグをマイクコプロセサ内に設けている。当該
フラグがオンのときはメモリに用意されているシミュレ
ートプログラムへブランチするよう内蔵ファームウェア
をコーディングしておく。これによって、内蔵ファーム
ウェアのバグを回耕することができる。
（発明が解決しようとする課題）
上述し六従来の演算処理装置では、一つの命令でバグが
あれば実行しようとする命令にバグがあるか否かを全命
令洗ついてチエツクする必要があるため、処理性能が格
段に低下してしまうという欠点がある。
あれば実行しようとする命令にバグがあるか否かを全命
令洗ついてチエツクする必要があるため、処理性能が格
段に低下してしまうという欠点がある。
本発明の目的は、シミュレート指示信号が入力されてい
るさきには命令実行処理を抑止し、特定メモリアトジス
に分岐して予め用意されているシミュレートプログラム
を実行することにより上記欠点を除去し、処理性能を低
下させると七がな込ように構成し六マイクロプロ七すを
有する演算処理装置を提供することにある。
るさきには命令実行処理を抑止し、特定メモリアトジス
に分岐して予め用意されているシミュレートプログラム
を実行することにより上記欠点を除去し、処理性能を低
下させると七がな込ように構成し六マイクロプロ七すを
有する演算処理装置を提供することにある。
（課題を解決するための手段）
本発明によるマイクロプロセサ分有する演算処理装置は
マイクロプロセサと、フェッチレジスタと、命令レジス
タと、命令比較器上を具備して構成し六ものである。
マイクロプロセサと、フェッチレジスタと、命令レジス
タと、命令比較器上を具備して構成し六ものである。
マイクロプロセサは、シミュレート指示信号を入力して
内蔵ファームウェアにより命令実行処理を抑止し、特定
メモリアドレスへ分岐してメモリに予め用意されたシミ
ュレートプログラムを実行するためのものである。
内蔵ファームウェアにより命令実行処理を抑止し、特定
メモリアドレスへ分岐してメモリに予め用意されたシミ
ュレートプログラムを実行するためのものである。
フェッチレジスタは、マイクロプロセサに同期して命令
コードをフェッチし、格納するためのものである。
コードをフェッチし、格納するためのものである。
命令レジスタは、複数の命令コードを格納するためのも
のであふ。
のであふ。
命令比較器は、フェッチレジスタに格納されている命令
コードと命令レジスタに格納されている命令コードとを
比較し、両者が一致したときに７ミユレ一ト指示信号を
マイクロプロセサに送出するためのものである。
コードと命令レジスタに格納されている命令コードとを
比較し、両者が一致したときに７ミユレ一ト指示信号を
マイクロプロセサに送出するためのものである。
（実施例）
次に、本発明について図面を用いて説明する。
第１図は、本発明はマイクロプロセサを有する演算処理
装置の一実施例を示すブロック図である。
装置の一実施例を示すブロック図である。
第１図において、１はパス、２はメモリ、３はマイクロ
プロセサ、４はフェッチレジスタ、Ｓは命令比較器、６
は命令レジスタ、１０１は制御ファームウェアである。
プロセサ、４はフェッチレジスタ、Ｓは命令比較器、６
は命令レジスタ、１０１は制御ファームウェアである。
第１図において、メモリ２とマイクロプロセサ３とはパ
ス１を介して相互に接続され、フェッチレジスタ４はマ
イクロプロセサ３に同期してパス上のデータを取込む。
ス１を介して相互に接続され、フェッチレジスタ４はマ
イクロプロセサ３に同期してパス上のデータを取込む。
マイクロプロセサ３およびフェッチレジスタ４は、制御
ファームウェア１０１により制御される。
ファームウェア１０１により制御される。
ここで、命令レジスタ６には、予めバグのある命令フー
ドを格納しているものとする。メモリ２上のユーザがア
クセスできな−エリアには、バグのある命令をシミュレ
ートするプログラムをシステム立上げ時にロードする。
ドを格納しているものとする。メモリ２上のユーザがア
クセスできな−エリアには、バグのある命令をシミュレ
ートするプログラムをシステム立上げ時にロードする。
マイクロプロセサ３は命令フェッチフェーズの直前に２
エツチレジスメ４に信号を送出する。この信号を受けて
フェッチレジスタ４は、マイクロプロセサ３の命令フェ
ッチに同期して命令フェッチを行なう。
エツチレジスメ４に信号を送出する。この信号を受けて
フェッチレジスタ４は、マイクロプロセサ３の命令フェ
ッチに同期して命令フェッチを行なう。
命令比較器５は、フェッチされた命令コードと、命令レ
ジスタ６内に格納されている命令とを順次比較する。
ジスタ６内に格納されている命令とを順次比較する。
一致した命令が々ければ、命令比較器Ｓはマイクロプロ
セサ３には何も通知しないで、マイクロプロセサ３はそ
の命令の処理を実行する。本し命令が一致すれば、命令
比較器６はマイク０プロセサ３に対してバグのある命令
を示すシミュレート指示信号を発する。マイクロプロセ
サ３はその信号を受堰為と、直ちに実行中の命令の処理
を中止し、メモリ２上のシミュレートプログラムラ実行
する。
セサ３には何も通知しないで、マイクロプロセサ３はそ
の命令の処理を実行する。本し命令が一致すれば、命令
比較器６はマイク０プロセサ３に対してバグのある命令
を示すシミュレート指示信号を発する。マイクロプロセ
サ３はその信号を受堰為と、直ちに実行中の命令の処理
を中止し、メモリ２上のシミュレートプログラムラ実行
する。
（発明の効果）
以上説明したように本発明は、マイクロプロセサの外に
命令比較器を設けることにより、開発中のマイクロプロ
セサに対してもバグのない命令は処理性能を低下させる
こと１く実行できるのでバグを迅速に回避できるという
効果がある。
命令比較器を設けることにより、開発中のマイクロプロ
セサに対してもバグのない命令は処理性能を低下させる
こと１く実行できるのでバグを迅速に回避できるという
効果がある。
第１図は、本発明によるマイクロプロセサを有する演算
処理装置の一実施例を示すブロック図である。 １・・・パ ス ２・・・メモリ ３・・畢マイクロプロセサ ４．５・・−レジスタ Ｂ・・・命令比較器
処理装置の一実施例を示すブロック図である。 １・・・パ ス ２・・・メモリ ３・・畢マイクロプロセサ ４．５・・−レジスタ Ｂ・・・命令比較器
Claims (1)
- シミユレート指示信号を入力して内蔵ファームウェアに
より命令実行処理を抑止し、特定メモリアドレスへ分岐
して前記メモリに予め用意されたシミユレートプログラ
ムを実行するためのマイクロプロセサと、前記マイクロ
プロセサに同期して命令コードをフェッチし、格納する
ためのフェッチレジスタと、複数の命令コードを格納す
るための命令レジスタと、前記フェッチレジスタに格納
されている命令コードと前記命令レジスタに格納されて
いる命令コードとを比較し、両者が一致したときにシミ
ユレート指示信号を前記マイクロプロセサに送出するた
めの命令比較器とを具備して構成したことを特徴とする
マイクロプロセサを有する演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63320864A JPH02165342A (ja) | 1988-12-20 | 1988-12-20 | マイクロプロセサを有する演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63320864A JPH02165342A (ja) | 1988-12-20 | 1988-12-20 | マイクロプロセサを有する演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02165342A true JPH02165342A (ja) | 1990-06-26 |
Family
ID=18126107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63320864A Pending JPH02165342A (ja) | 1988-12-20 | 1988-12-20 | マイクロプロセサを有する演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02165342A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6829735B1 (en) * | 1999-06-08 | 2004-12-07 | Nec Electronics Corporation | Computer system having a ROM correction unit |
-
1988
- 1988-12-20 JP JP63320864A patent/JPH02165342A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6829735B1 (en) * | 1999-06-08 | 2004-12-07 | Nec Electronics Corporation | Computer system having a ROM correction unit |
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