JPH02165662A - 半導体集積回路の実装方法 - Google Patents
半導体集積回路の実装方法Info
- Publication number
- JPH02165662A JPH02165662A JP63321557A JP32155788A JPH02165662A JP H02165662 A JPH02165662 A JP H02165662A JP 63321557 A JP63321557 A JP 63321557A JP 32155788 A JP32155788 A JP 32155788A JP H02165662 A JPH02165662 A JP H02165662A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- resin layer
- semiconductor integrated
- insulating resin
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/01—Manufacture or treatment
- H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
- H10W70/08—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers by depositing layers on the chip or wafer, e.g. "chip-first" RDLs
- H10W70/09—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers by depositing layers on the chip or wafer, e.g. "chip-first" RDLs extending onto an encapsulation that laterally surrounds the chip or wafer, e.g. fan-out wafer level package [FOWLP] RDLs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/099—Connecting interconnections to insulating or insulated package substrates, interposers or redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/941—Dispositions of bond pads
- H10W72/9413—Dispositions of bond pads on encapsulations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/10—Configurations of laterally-adjacent chips
Landscapes
- Manufacturing Of Printed Wiring (AREA)
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、基板上に半導体素子を実装するための方法に
係り、特に高密度に半導体素子を実装する場合に用いて
好適な半導体集積回路の実装方法に関する。
係り、特に高密度に半導体素子を実装する場合に用いて
好適な半導体集積回路の実装方法に関する。
従来、基板上に半導体素子を実装する方法としては、第
２図に示すように、いわゆる挿入実装方法が長い間主流
となっていた。第２図において、３１はＩＣパッケージ
のような半導体素子、３２は絶縁基板、３３は配線パタ
ーンである。
２図に示すように、いわゆる挿入実装方法が長い間主流
となっていた。第２図において、３１はＩＣパッケージ
のような半導体素子、３２は絶縁基板、３３は配線パタ
ーンである。
この方法では、あらかじめ絶縁基板３２の所定の箇所に
半導体素子３１のリードを挿入するスルーホールを形成
するとともに、当該絶縁基板３２の裏面側に所望のパタ
ーンで配線パターン３３を形成しておく。゛そして、こ
の絶縁基板３２上に半導体素子３１を配置し、リードを
絶縁基板３２のスルーホールに挿入した後、当該リード
と配線パターン３３とを電気的に接続して実装するよう
にしている。
半導体素子３１のリードを挿入するスルーホールを形成
するとともに、当該絶縁基板３２の裏面側に所望のパタ
ーンで配線パターン３３を形成しておく。゛そして、こ
の絶縁基板３２上に半導体素子３１を配置し、リードを
絶縁基板３２のスルーホールに挿入した後、当該リード
と配線パターン３３とを電気的に接続して実装するよう
にしている。
これに対し、近年では民生用、産業用を問わず半導体集
積回路の小型化、高密度化の要求が高まってきており、
いわゆるＳ ＭＴ （Ｓｕｒｆａｃｅ ＭｏｕｎｔＴｅ
ｃｈｎｏｌｏｇｙ）化が急速に進んできている。この様
子を第３図に示す。第３図において、３４．３５はＳＭ
Ｄ （Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｄｅｖｌｃｅ）タ
イプの半導体素子である。なお、第２図と同じ番号のも
のは同図と同じものを表している。
積回路の小型化、高密度化の要求が高まってきており、
いわゆるＳ ＭＴ （Ｓｕｒｆａｃｅ ＭｏｕｎｔＴｅ
ｃｈｎｏｌｏｇｙ）化が急速に進んできている。この様
子を第３図に示す。第３図において、３４．３５はＳＭ
Ｄ （Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｄｅｖｌｃｅ）タ
イプの半導体素子である。なお、第２図と同じ番号のも
のは同図と同じものを表している。
すなわち、ＳＭＤタイプの半導体素子として、Ｓ ＯＰ
（Ｓｍａｌｌ ０ｕｔ１１ｎｅ Ｐａｃｋａｇ
ｅ） 、 Ｑ Ｅ Ｐ （Ｑｕａｄ Ｆｌａｔ Ｐ
ａｃｋａｇｅ） Ｎ Ｌ ＣＣ（Ｌｅａｄｌｅｓｓ
Ｃｈｉｐ ＣａｒｒＩｅｒ） 、Ｐ Ｌ ＣＣ（Ｐｌａ
ｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｌｐ Ｃａｒｒｌｅｒ）
等のパフケージ化された半導体素子３４．３５を用い、
絶縁基板３２の表面に形成された配線パターン３３上に
配置して、リードと当該配線パターン３３の電気的接続
を行うことにより、多ビン化及びリードピッチの縮小化
を図るものであり、これによって半導体素子の基板上古
を面積を前記第２図のようなものに比べて２０％〜３０
％にまで低減させている。
（Ｓｍａｌｌ ０ｕｔ１１ｎｅ Ｐａｃｋａｇ
ｅ） 、 Ｑ Ｅ Ｐ （Ｑｕａｄ Ｆｌａｔ Ｐ
ａｃｋａｇｅ） Ｎ Ｌ ＣＣ（Ｌｅａｄｌｅｓｓ
Ｃｈｉｐ ＣａｒｒＩｅｒ） 、Ｐ Ｌ ＣＣ（Ｐｌａ
ｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｌｐ Ｃａｒｒｌｅｒ）
等のパフケージ化された半導体素子３４．３５を用い、
絶縁基板３２の表面に形成された配線パターン３３上に
配置して、リードと当該配線パターン３３の電気的接続
を行うことにより、多ビン化及びリードピッチの縮小化
を図るものであり、これによって半導体素子の基板上古
を面積を前記第２図のようなものに比べて２０％〜３０
％にまで低減させている。
しかしながら、メモリモジュール基板等のようにより小
型化、多ピン化を必要とするものにおいては、さらに高
密度な実装を行えるようにすることが求められてきてい
る。
型化、多ピン化を必要とするものにおいては、さらに高
密度な実装を行えるようにすることが求められてきてい
る。
さらに、第２図に示した挿入実装方法にしてもまた第３
図に示した表面実装方法にしても、いずれもプリント基
板の製造、とりわけ配線パターン３３の形成と、当該基
板上への半導体素子のアセンブリ工程とが別個独立した
ものであるため、半導体集積回路の設計からアセンブリ
に至るまでの工程が長くかつ複雑であるという問題点を
有しているものである。
図に示した表面実装方法にしても、いずれもプリント基
板の製造、とりわけ配線パターン３３の形成と、当該基
板上への半導体素子のアセンブリ工程とが別個独立した
ものであるため、半導体集積回路の設計からアセンブリ
に至るまでの工程が長くかつ複雑であるという問題点を
有しているものである。
本発明は、上記の課題を解決するものであって、半導体
素子の実装密度を飛躍的に高めるとともに、設計からア
センブリに至るまでの工程を簡略化し、しかも半導体集
積回路としての性能を高めることができる実装方法を提
供することを目的とするものである。
素子の実装密度を飛躍的に高めるとともに、設計からア
センブリに至るまでの工程を簡略化し、しかも半導体集
積回路としての性能を高めることができる実装方法を提
供することを目的とするものである。
上記の目的を達成するために、本発明の半導体集積回路
の実装方法は、基板上の所定の位置に複数の半導体素子
を配置した後に当該半導体素子間の相互配線を行う方法
において、前記半導体素子の外部電極部分を除いて当該
半導体素子の表面及び前記基板の表面に一体に絶縁樹脂
層を形成し、しかる後、相互配線を行おうとする前記外
部電極間の前記絶縁樹脂層の表面にエネルギービームを
照射して配線導体を形成することを特徴とするものであ
る。
の実装方法は、基板上の所定の位置に複数の半導体素子
を配置した後に当該半導体素子間の相互配線を行う方法
において、前記半導体素子の外部電極部分を除いて当該
半導体素子の表面及び前記基板の表面に一体に絶縁樹脂
層を形成し、しかる後、相互配線を行おうとする前記外
部電極間の前記絶縁樹脂層の表面にエネルギービームを
照射して配線導体を形成することを特徴とするものであ
る。
本発明の半導体集積回路の実装方法は、各半導体素子に
従来のようなリードを形成せずにすむため実装密度を飛
躍的に高めることができる。また、配線パターンの形成
と半導体素子のアセンブリが同時に行え、設計情報及び
外部電極間の結線情報をそのままアセンブリデータとし
て生かすことができるため、従来のパッケージ実装方法
に比べてはるかに実装時間を短縮することが可能となる
。
従来のようなリードを形成せずにすむため実装密度を飛
躍的に高めることができる。また、配線パターンの形成
と半導体素子のアセンブリが同時に行え、設計情報及び
外部電極間の結線情報をそのままアセンブリデータとし
て生かすことができるため、従来のパッケージ実装方法
に比べてはるかに実装時間を短縮することが可能となる
。
さらには、各半導体素子間の配線長をよりミニマム化で
きるため、クロストークノイズ等の低減を図ることがで
き、以て半導体集積回路の性能を向上させることができ
るものである。
きるため、クロストークノイズ等の低減を図ることがで
き、以て半導体集積回路の性能を向上させることができ
るものである。
以下、図面を参照しながら本発明の好適な実施例につい
て詳細に説明する。
て詳細に説明する。
第１図は、本発明の半導体集積回路の実装方法の一実施
例を説明するための図である。
例を説明するための図である。
図中、１０は外部電極導出力金属パッド、１１はＩＣチ
ップのような半導体素子、１２は絶縁基板、１３は絶縁
樹脂層、１４は外部導出用電極（バンプ）、１５は回路
形成用マスクパターン、１６はエネルギービーム（イオ
ンビーム）、１７は変形炭素質配線パターンである。
ップのような半導体素子、１２は絶縁基板、１３は絶縁
樹脂層、１４は外部導出用電極（バンプ）、１５は回路
形成用マスクパターン、１６はエネルギービーム（イオ
ンビーム）、１７は変形炭素質配線パターンである。
まず第１図（ａ）において、ＩＣ搭載用の絶縁基板１２
上に所定の配列でＩＣチップ等の半導体素子１１を搭載
する。
上に所定の配列でＩＣチップ等の半導体素子１１を搭載
する。
次に同図（ｂ）に示すように、絶縁基板１２の表面及び
半導体素子１１の表面を、当該半導体素子１１の上面に
存在する外部電極導出用金属パッド１０の部分を除いて
、ゲル状化した絶縁樹脂層１３でコーティングする。こ
の場合、−旦外部電極導出用金属パッド１０の上端面が
埋没される程度に一様に絶縁樹脂でコーティングした後
、ドライエツチング法によって外部電極導出用金属パッ
ド１０上面に貫通する開口部の形成を行うとよい。
半導体素子１１の表面を、当該半導体素子１１の上面に
存在する外部電極導出用金属パッド１０の部分を除いて
、ゲル状化した絶縁樹脂層１３でコーティングする。こ
の場合、−旦外部電極導出用金属パッド１０の上端面が
埋没される程度に一様に絶縁樹脂でコーティングした後
、ドライエツチング法によって外部電極導出用金属パッ
ド１０上面に貫通する開口部の形成を行うとよい。
開口部を形成するためのマスクを形成するには、絶縁樹
脂層１３がポリイミド等である場合には、クロムを蒸着
してレジスト製版し、ウェットエツチング法にてパター
ンを形成する方法が低コストであり、特に微細孔の形成
が要求される場合には、５ｉＯｚ等をドライエツチング
にてパターン形成を行うか、またはメタルマスクを用い
るとよい。
脂層１３がポリイミド等である場合には、クロムを蒸着
してレジスト製版し、ウェットエツチング法にてパター
ンを形成する方法が低コストであり、特に微細孔の形成
が要求される場合には、５ｉＯｚ等をドライエツチング
にてパターン形成を行うか、またはメタルマスクを用い
るとよい。
次に同図（Ｃ）に示すように、外部電極導出用金属パッ
ド１０の上面部分に、配線回路パターンとオーミック性
接合をとれる金属、例えばＣ６、Ａｇ１ ハンダ等を用
いて外部導出電極（バンプ）１４を形成する。
ド１０の上面部分に、配線回路パターンとオーミック性
接合をとれる金属、例えばＣ６、Ａｇ１ ハンダ等を用
いて外部導出電極（バンプ）１４を形成する。
次に同図（ｄ）に示すように、絶縁樹脂層１３の表面に
、配線回路を形成するためのマスクパターン１５を形成
する。このマスクパターン１５の素材としては、ＳｉＯ
＊、Ａ １％ Ｓ ＩＮｅ等を用いることができる。
、配線回路を形成するためのマスクパターン１５を形成
する。このマスクパターン１５の素材としては、ＳｉＯ
＊、Ａ １％ Ｓ ＩＮｅ等を用いることができる。
即ち、５ｉ０２を用いた場合のパターンの形成は、ＣＶ
Ｄ、蒸着もしくはスパッタにより薄膜形成を行った後１
、緩衝フッ酸（フッ化アンモニウムとフッ酸の混合溶液
）を用いてフォトレジストをマスキング材料としてウェ
ットエツチングすることでパターニングを行い、また、
Ｓ ｔ Ｎ＊を用いた場合には、ＣｖＤもしくはスパッ
タ等により薄膜形成を行い、フォトレジストをマスキン
グ材料としてりン酸系溶液にてウェットエツチングして
パターン形成を行い、更に、Ａｌを用いた場合には、蒸
着法により薄膜形成を行い、フォトレジストをマスキン
グ材料として、塩化鋼（■）、塩化鉄（ＩＩ）溶液にて
ウェットエツチングし、Ａｌパターンの形成を行う。
Ｄ、蒸着もしくはスパッタにより薄膜形成を行った後１
、緩衝フッ酸（フッ化アンモニウムとフッ酸の混合溶液
）を用いてフォトレジストをマスキング材料としてウェ
ットエツチングすることでパターニングを行い、また、
Ｓ ｔ Ｎ＊を用いた場合には、ＣｖＤもしくはスパッ
タ等により薄膜形成を行い、フォトレジストをマスキン
グ材料としてりン酸系溶液にてウェットエツチングして
パターン形成を行い、更に、Ａｌを用いた場合には、蒸
着法により薄膜形成を行い、フォトレジストをマスキン
グ材料として、塩化鋼（■）、塩化鉄（ＩＩ）溶液にて
ウェットエツチングし、Ａｌパターンの形成を行う。
また、イオン注入用マスクパターンの形成方法としては
、チップを埋め込んだ樹脂層に５００〜３０００Ａの銅
層を蒸着し、ウェットエツチングにて゛パターニングす
る方法も考えられる。
、チップを埋め込んだ樹脂層に５００〜３０００Ａの銅
層を蒸着し、ウェットエツチングにて゛パターニングす
る方法も考えられる。
次に同図（ｅ）に示すように、回路形成用マスクパター
ン１５の上からエネルギービーム１６を照射する。この
エネルギービーム１６としては、イオンビーム、レーザ
ービーム、電子ビーム等を使用することができる。イオ
ンビームの場合には、そのイオン種として、Ａｒ’Ｎ′
″等の不活性ガスイオン、Ｔｉｘｃｒ等の金属を使用す
ることができる。
ン１５の上からエネルギービーム１６を照射する。この
エネルギービーム１６としては、イオンビーム、レーザ
ービーム、電子ビーム等を使用することができる。イオ
ンビームの場合には、そのイオン種として、Ａｒ’Ｎ′
″等の不活性ガスイオン、Ｔｉｘｃｒ等の金属を使用す
ることができる。
ここで、絶縁樹脂層１３にエネルギービーム１６が照射
されると、そのエネルギービームで衝撃を受けた部分が
変性し、当該部分に導電性の高い変性炭素質配線パター
ンを形成することができる。
されると、そのエネルギービームで衝撃を受けた部分が
変性し、当該部分に導電性の高い変性炭素質配線パター
ンを形成することができる。
したがって、エネルギービーム１６としては、絶縁脂層
１３に衝撃を与えて変性炭素質からなる導電性部分を形
成できるものであれば何でもよいものである。
１３に衝撃を与えて変性炭素質からなる導電性部分を形
成できるものであれば何でもよいものである。
例えば、イオンビームのイオン種としてＡｒ６Ｎ４等の
不活性ガスイオンを用いた場合には、加速エネルギ−１
７０ｋｅＶ以上、イオン注入量１０１７１ｏｎ ／ ａ
ｍ’以上、ビーム密度的１．５μＡ／Ｃ■２以上であれ
ば、導電性を有する変性炭素質配線パターンを得ること
ができる。
不活性ガスイオンを用いた場合には、加速エネルギ−１
７０ｋｅＶ以上、イオン注入量１０１７１ｏｎ ／ ａ
ｍ’以上、ビーム密度的１．５μＡ／Ｃ■２以上であれ
ば、導電性を有する変性炭素質配線パターンを得ること
ができる。
最後に同図Ｃ！＞に示すように、不要となった回路形成
用マストパターンをエツチング等によって除去し、変性
炭素質配線回路１７を育する半導体集積回路を得ている
。
用マストパターンをエツチング等によって除去し、変性
炭素質配線回路１７を育する半導体集積回路を得ている
。
なお、第１図（ａ）の工程で示した半導体素子１１とし
てあらかじめ金属パッド１０上に外部導出用電極１４を
形成したものを用いてもよく、その場合には、同図（ｂ
）の説明で示した開口部の形成工程及び同図（Ｃ）の工
程を省略できることは言うまでもない。
てあらかじめ金属パッド１０上に外部導出用電極１４を
形成したものを用いてもよく、その場合には、同図（ｂ
）の説明で示した開口部の形成工程及び同図（Ｃ）の工
程を省略できることは言うまでもない。
以上説明したように、本発明の半導体集積回路の実装方
法によれば次のような効果を得ることができる。
法によれば次のような効果を得ることができる。
（１）各半導体素子に従来のようなリードを形成せずに
すみ、ボンディングレスコネクタ１ンが行えるため実装
密度を飛躍的に高めることができる。
すみ、ボンディングレスコネクタ１ンが行えるため実装
密度を飛躍的に高めることができる。
（２）配線パターンの形成と半導体素子のアセンブリが
同時に行え、設計情報及び外部電極間の結線情報をその
ままアセンブリデータとして生かすことができるため、
従来のパッケージ実装方法に比べてはるかに製造工程を
簡略化でき、実装時間を短縮することが可能となる。
同時に行え、設計情報及び外部電極間の結線情報をその
ままアセンブリデータとして生かすことができるため、
従来のパッケージ実装方法に比べてはるかに製造工程を
簡略化でき、実装時間を短縮することが可能となる。
（３）各半導体素子間の配線長をよりミニマム化できる
ため、伝播遅延時間の短縮、高速化への対応が可能とな
る。
ため、伝播遅延時間の短縮、高速化への対応が可能とな
る。
（４）リードレスであるため、浮遊容量や不要インダク
タンスを低減でき、個々の配線間の特性の変動に起因す
る半導体集積回路の特性のばらつきを最小限に押さえる
ことができる。
タンスを低減でき、個々の配線間の特性の変動に起因す
る半導体集積回路の特性のばらつきを最小限に押さえる
ことができる。
第１図（ａ）〜（ｆ）は、本発明の半導体集積回路の実
装方法の一実施例を説明するための図、第２図は、従来
の半導体集積回路の実装方法（挿入実装方法）を説明す
るための図、第３図は、別の従来の半導体集積回路の実
装方法（表面実装方法）を説明するための図である。 １０・・・外部電極導出用金属パッド、１１・・・半導
体素子、１２・・・絶縁基板、１３・・・絶縁樹脂層、
１４・・・外部導出用電極（バンプ）、１５・・・回路
形成用マスクパターン、１６・・・エネルギービーム、
１７・・・変性炭素質配線パターン、３１１３４．３５
・・・半導体素子、３２・・・絶縁基板、３３・・・配
線パタ出 願 人 大日本印刷株式会社 代理人 弁理士 菅 井 英 雄（外５名）第１図
装方法の一実施例を説明するための図、第２図は、従来
の半導体集積回路の実装方法（挿入実装方法）を説明す
るための図、第３図は、別の従来の半導体集積回路の実
装方法（表面実装方法）を説明するための図である。 １０・・・外部電極導出用金属パッド、１１・・・半導
体素子、１２・・・絶縁基板、１３・・・絶縁樹脂層、
１４・・・外部導出用電極（バンプ）、１５・・・回路
形成用マスクパターン、１６・・・エネルギービーム、
１７・・・変性炭素質配線パターン、３１１３４．３５
・・・半導体素子、３２・・・絶縁基板、３３・・・配
線パタ出 願 人 大日本印刷株式会社 代理人 弁理士 菅 井 英 雄（外５名）第１図
Claims (4)
- （１）基板上の所定の位置に複数の半導体素子を配置し
た後に当該半導体素子間の相互配線を行う方法において
、前記半導体素子の外部電極部分を除いて当該半導体素
子の表面及び前記基板の表面に一体に絶縁樹脂層を形成
し、しかる後、相互配線を行おうとする前記外部電極間
の前記絶縁樹脂層の表面にエネルギービームを照射して
配線導体を形成することを特徴とする半導体集積回路の
実装方法。 - （２）前記エネルギービームが、イオンビーム、レーザ
ービームまたは電子ビームであることを特徴とする請求
項１記載の半導体集積回路の実装方法。 - （３）前記イオンビームのイオン種が、アルゴン、窒素
などの不活性ガスイオンであることを特徴とする請求項
２記載の半導体集積回路の実装方法。 - （４）前記イオンビームのイオン種が、金属であること
を特徴とする請求項２記載の半導体集積回路の実装方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63321557A JPH02165662A (ja) | 1988-12-20 | 1988-12-20 | 半導体集積回路の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63321557A JPH02165662A (ja) | 1988-12-20 | 1988-12-20 | 半導体集積回路の実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02165662A true JPH02165662A (ja) | 1990-06-26 |
Family
ID=18133897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63321557A Pending JPH02165662A (ja) | 1988-12-20 | 1988-12-20 | 半導体集積回路の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02165662A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07501572A (ja) * | 1991-11-27 | 1995-02-16 | ザ ダウ ケミカル カンパニー | 酸化防止されたアリールシクロブテンポリマー |
-
1988
- 1988-12-20 JP JP63321557A patent/JPH02165662A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07501572A (ja) * | 1991-11-27 | 1995-02-16 | ザ ダウ ケミカル カンパニー | 酸化防止されたアリールシクロブテンポリマー |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7681309B2 (en) | Method for interconnecting an integrated circuit multiple die assembly | |
| CN100364092C (zh) | 半导体器件及其生产方法 | |
| US5240588A (en) | Method for electroplating the lead pins of a semiconductor device pin grid array package | |
| JPH0364925A (ja) | 集積回路チツプ実装構造及びその形成方法 | |
| JP3927783B2 (ja) | 半導体部品 | |
| US6221749B1 (en) | Semiconductor device and production thereof | |
| KR100351551B1 (ko) | 종단 도금층을 갖는 패키지와 그 제조 방법 | |
| KR20000023475A (ko) | 반도체 장치의 제조 방법 | |
| JP3656861B2 (ja) | 半導体集積回路装置及び半導体集積回路装置の製造方法 | |
| JPH02165662A (ja) | 半導体集積回路の実装方法 | |
| JP3166490B2 (ja) | Ｂｇａ型半導体装置 | |
| JPH02301182A (ja) | 薄型実装構造の回路基板 | |
| US20090175022A1 (en) | Multi-layer package structure and fabrication method thereof | |
| US20010040297A1 (en) | Multiple line grid for use in a packaging of a testing application | |
| US6448170B1 (en) | Method of producing external connector for substrate | |
| JPH1117315A (ja) | 可撓性回路基板の製造法 | |
| JPH08115953A (ja) | 半導体チップの実装方法 | |
| US6506631B2 (en) | Method for manufacturing integrated circuits and semiconductor wafer which has integrated circuits | |
| JPH05251840A (ja) | 半導体装置モジュール | |
| JPH1167396A (ja) | 端子ピッチ変換基板 | |
| JPH04105390A (ja) | 基板機構 | |
| JPH0677351A (ja) | 半導体実装基板 | |
| JPH1187605A (ja) | 半導体装置及びその製造方法 | |
| JPS6129164A (ja) | 半導体装置 | |
| JPH06283834A (ja) | 配線回路板、その製造方法及びリード接続方法 |