JPH02165679A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02165679A JPH02165679A JP63321749A JP32174988A JPH02165679A JP H02165679 A JPH02165679 A JP H02165679A JP 63321749 A JP63321749 A JP 63321749A JP 32174988 A JP32174988 A JP 32174988A JP H02165679 A JPH02165679 A JP H02165679A
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- layer
- semiconductor
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having one-dimensional [1D] charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
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- Crystallography & Structural Chemistry (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、半導体装置及びその製造方法に関し、特に、
−次元チャネル構造の半導体装置に適用して好適なもの
である。
−次元チャネル構造の半導体装置に適用して好適なもの
である。
［発明の概要］
本発明においては、半導体基体上に所定の結晶面方位の
領域を選択的に形成し、この所定の結晶面方位の領域上
に第１の半導体層とこの第１の半導体層よりも電子親和
力が小さい第２の半導体層とを上層ほど面積が小となる
凸形状に気相成長により交互に積層する。これによって
、量子井戸細線が形成され、この量子井戸細線により一
次元チャネルが形成される。第１及び第２の半導体層の
上に第１の半導体層よりも電子親和力が小さい不純物を
含有する第３の半導体層を形成する場合には、この第３
の半導体層から第１の半導体層中に電子が供給されてこ
の第１の半導体層中に一次元電子が形成され、この−次
元電子により一次元チャネルが形成される。本発明によ
り、−次元チャネル構造のＦＥＴや多重チャネル構造の
量子干渉型の半導体装置を実現することができる。
領域を選択的に形成し、この所定の結晶面方位の領域上
に第１の半導体層とこの第１の半導体層よりも電子親和
力が小さい第２の半導体層とを上層ほど面積が小となる
凸形状に気相成長により交互に積層する。これによって
、量子井戸細線が形成され、この量子井戸細線により一
次元チャネルが形成される。第１及び第２の半導体層の
上に第１の半導体層よりも電子親和力が小さい不純物を
含有する第３の半導体層を形成する場合には、この第３
の半導体層から第１の半導体層中に電子が供給されてこ
の第１の半導体層中に一次元電子が形成され、この−次
元電子により一次元チャネルが形成される。本発明によ
り、−次元チャネル構造のＦＥＴや多重チャネル構造の
量子干渉型の半導体装置を実現することができる。
近年、−次元チャネルを有する半導体装置が注目されて
いる。この−次元チャネルを有する半導体装置には、局
在ポテンシャルがある限界値以上であると電子の波動関
数が局在する可能性があるといういわゆるアンダーソン
局在の問題があるが、局在ポテンシャル＜ｋＴ （ただ
し、ｋはボルツマン定数、Ｔは絶対温度）の条件下では
動作が可能である。
いる。この−次元チャネルを有する半導体装置には、局
在ポテンシャルがある限界値以上であると電子の波動関
数が局在する可能性があるといういわゆるアンダーソン
局在の問題があるが、局在ポテンシャル＜ｋＴ （ただ
し、ｋはボルツマン定数、Ｔは絶対温度）の条件下では
動作が可能である。
一次元チャネルでは、散乱後の電子状態が限られるため
、電子の散乱確率が極めて小さく、電子移動度μの著し
い増大が期待される。そこで、この−次元チャネルを形
成する試みが従来よりなされている。その一つに電子ビ
ーム等によるリソグラフィーを利用して一次元チャネル
を形成する方法がある。この方法によれば、２００人程
度の幅の一次元チャネルを形成することが可能であるが
、それ以下の幅の一次元チャネルを形成することは現状
では困難である。また、この方法で多数本の一次元チャ
ネルを互いに隣接して形成しようとすると、いわゆる近
接効果により、幅が広くなってしまったり、間隔を狭く
することができないという欠点がある。さらに、この方
法では、反応性イオンエツチング（ＲＩＥ）等により一
次元チャネルを形成する際に損傷が生じやすいという欠
点もある。
、電子の散乱確率が極めて小さく、電子移動度μの著し
い増大が期待される。そこで、この−次元チャネルを形
成する試みが従来よりなされている。その一つに電子ビ
ーム等によるリソグラフィーを利用して一次元チャネル
を形成する方法がある。この方法によれば、２００人程
度の幅の一次元チャネルを形成することが可能であるが
、それ以下の幅の一次元チャネルを形成することは現状
では困難である。また、この方法で多数本の一次元チャ
ネルを互いに隣接して形成しようとすると、いわゆる近
接効果により、幅が広くなってしまったり、間隔を狭く
することができないという欠点がある。さらに、この方
法では、反応性イオンエツチング（ＲＩＥ）等により一
次元チャネルを形成する際に損傷が生じやすいという欠
点もある。
第１０図は従来の一次元チャネル構造を示す。
第１０図に示すように、この例では、半絶縁性ヒ化ガリ
ウム（ＧａＡｓ）基ｖｉ、１０１上にＡｌＸＧａ、−１
ｌＡｓ層１０２、ヒ化アルミニウム（ＡＩＡｓ）層１０
３、ＧａＡｓＪｉｉ １０４及びＡｌＡｓ層１０３が順
次形成されている。これらのＡｌｘＧａ、−ｘ Ａｓｌ
１０２、ＡｌＡｓ７１１０３及びＧａＡｓＪｉ １０
４には■溝１０５が形成され、このＶ溝１０５にゲート
電ｔｉ＋１０６が形成されている。この例では、ゲート
電極１０６との界面におけるＧａＡｓ層１０４中に一次
元電子が形成され、この−次元電子により一次元チャネ
ルが形成される。
ウム（ＧａＡｓ）基ｖｉ、１０１上にＡｌＸＧａ、−１
ｌＡｓ層１０２、ヒ化アルミニウム（ＡＩＡｓ）層１０
３、ＧａＡｓＪｉｉ １０４及びＡｌＡｓ層１０３が順
次形成されている。これらのＡｌｘＧａ、−ｘ Ａｓｌ
１０２、ＡｌＡｓ７１１０３及びＧａＡｓＪｉ １０
４には■溝１０５が形成され、このＶ溝１０５にゲート
電ｔｉ＋１０６が形成されている。この例では、ゲート
電極１０６との界面におけるＧａＡｓ層１０４中に一次
元電子が形成され、この−次元電子により一次元チャネ
ルが形成される。
一方、第１１図に示す従来の一次元チャネル構造は、半
絶縁性ＧａＡｓ基板１０１上にＧａＡｓＪＩ １０４及
び＾ｌｘ Ｇａｐ−ｘ Ａｓ１ｉ １０２を交互に積層
し、これらのＧａＡｓ層１０４及びＡＩＸ Ｇａ、−ｘ
Ａｓ層１０２をエツチングによりパターンニングした後
、それらの側面にＡＩＸ Ｇａｐ−、Ａｓ層１０７を形
成し、このＡＩ。
絶縁性ＧａＡｓ基板１０１上にＧａＡｓＪＩ １０４及
び＾ｌｘ Ｇａｐ−ｘ Ａｓ１ｉ １０２を交互に積層
し、これらのＧａＡｓ層１０４及びＡＩＸ Ｇａ、−ｘ
Ａｓ層１０２をエツチングによりパターンニングした後
、それらの側面にＡＩＸ Ｇａｐ−、Ａｓ層１０７を形
成し、このＡＩ。
Ｇａ、−ｘＡｓ層１０７にゲート電極１０６を形成した
ものである。この例では、ＡＩＸ Ｇａ１−ｘＡｓ層１
０７とＧａＡｓ層１０４とのヘテロ界面におけるＧａＡ
ｓ層１０４中に形成される一次元電子により一次元チャ
ネルが形成される。
ものである。この例では、ＡＩＸ Ｇａ１−ｘＡｓ層１
０７とＧａＡｓ層１０４とのヘテロ界面におけるＧａＡ
ｓ層１０４中に形成される一次元電子により一次元チャ
ネルが形成される。
さらに、第１２図に示すような一次元チャネル構造も知
られている（＾ｐｐ１． Ｐｈｙｓ、 Ｌｅｔｔ、 ４
１（７）。
られている（＾ｐｐ１． Ｐｈｙｓ、 Ｌｅｔｔ、 ４
１（７）。
１９８２、 ｐｐ、６３５−６３８ ）。第１２図に示
すように、この例では、半絶縁性ＧａＡｓ基板１０１上
にＡＩ。
すように、この例では、半絶縁性ＧａＡｓ基板１０１上
にＡＩ。
Ｇａ＋−ｘ Ａｓ （Ｘ ”” ０ 、２５ ）層１０
２及びＧａＡｓＪｉ １０４を全面に交互に積層し、こ
れらのＧａＡｓ層１０４及びＡ１１ｌ Ｇａ、−、Ａｓ
層１０２をフォトリソグラフィーと化学エツチングとを
用いて加工することにより三角形の断面形状を存するメ
サ構造を形成した後、分子線エピタキシー（ＭＢＥ）法
により全面に半絶縁性のＡ１． Ｇａ１−、 Ａｓ （
ｘ−０，３１）層１０８を形成している。この例では、
障壁層としてのＡｌＸＧａ＋−ｘ Ａｓ１Ｎ １０２
、 １０８により囲まれたＧａＡｓ層１０４から成る量
子井戸細線内に一次元チャネルが形成される。
２及びＧａＡｓＪｉ １０４を全面に交互に積層し、こ
れらのＧａＡｓ層１０４及びＡ１１ｌ Ｇａ、−、Ａｓ
層１０２をフォトリソグラフィーと化学エツチングとを
用いて加工することにより三角形の断面形状を存するメ
サ構造を形成した後、分子線エピタキシー（ＭＢＥ）法
により全面に半絶縁性のＡ１． Ｇａ１−、 Ａｓ （
ｘ−０，３１）層１０８を形成している。この例では、
障壁層としてのＡｌＸＧａ＋−ｘ Ａｓ１Ｎ １０２
、 １０８により囲まれたＧａＡｓ層１０４から成る量
子井戸細線内に一次元チャネルが形成される。
しかし、これらの第１Ｏ図、第１１図及び第１２図に示
す従来の一次元チャネル構造は、−次元電子が形成され
る部分のＧａＡｓ層１０４の表面が製造途中で大気にさ
らされてしまうため、この表面の性質が劣化し、その結
果−次元チャネルの特性が劣化してしまうという欠点が
ある。また、第１２図に示す例では、三角形の断面形状
を有するメサ構造を形成することは必ずしも容易でない
という欠点もある。
す従来の一次元チャネル構造は、−次元電子が形成され
る部分のＧａＡｓ層１０４の表面が製造途中で大気にさ
らされてしまうため、この表面の性質が劣化し、その結
果−次元チャネルの特性が劣化してしまうという欠点が
ある。また、第１２図に示す例では、三角形の断面形状
を有するメサ構造を形成することは必ずしも容易でない
という欠点もある。
以上のように、従来の技術では、特性の良好な一次元チ
ャネルを得ることは困難であった。
ャネルを得ることは困難であった。
従って本発明の目的は、特性の良好な一次元チャネルを
得ることができる半導体装置及びその製造方法を提供す
ることにある。
得ることができる半導体装置及びその製造方法を提供す
ることにある。
上記目的及びその他の目的は、以下の説明により明らか
になるであろう。
になるであろう。
上記目的を達成するため、本発明は以下のように構成さ
れている。
れている。
請求項１の発明は、半導体装置の製造方法において、半
導体基体（１）上に所定の結晶面方位の領域（１ａ）を
選択的に形成する工程と、所定の結晶面方位の領域（１
ａ）上に第１の半導体層（３）とこの第１の半導体層（
３）よりも電子親和力が小さい第２の半導体層（４）と
を上層ほど面積が小となる凸形状に気相成長により交互
に積層する工程とを特徴する 請求項２の発明は、請求項１の発明において、所定の結
晶面方位の領域（１ａ）が（００１）面方位の領域であ
り、かつ第１及び第２の半導体層（３，４）の気相成長
をトリメチル化合物系の原料を用いて行う。
導体基体（１）上に所定の結晶面方位の領域（１ａ）を
選択的に形成する工程と、所定の結晶面方位の領域（１
ａ）上に第１の半導体層（３）とこの第１の半導体層（
３）よりも電子親和力が小さい第２の半導体層（４）と
を上層ほど面積が小となる凸形状に気相成長により交互
に積層する工程とを特徴する 請求項２の発明は、請求項１の発明において、所定の結
晶面方位の領域（１ａ）が（００１）面方位の領域であ
り、かつ第１及び第２の半導体層（３，４）の気相成長
をトリメチル化合物系の原料を用いて行う。
請求項３の発明は、半導体基体（１）上に所定の結晶面
方位の領域（１ａ）を選択的に形成する工程と、所定の
結晶面方位の領域（１ａ）上に第１の半導体層（３）と
この第１の半導体層（３）よりも電子親和力が小さい第
２の半導体層（４）とを上層ほど面積が小となる凸形状
に気相成長により交互に積層する工程と、不純物を含有
し、かつ第１の半導体層（３）よりも電子親和力が小さ
い第３の半導体層（５）を凸形状の部分を覆うように気
相成長により形成する工程とを特徴する請求項４の発明
は、請求項３の発明において、第３の半導体層（５）の
気相成長をトリエチル化合物系の原料を用いて行う。
方位の領域（１ａ）を選択的に形成する工程と、所定の
結晶面方位の領域（１ａ）上に第１の半導体層（３）と
この第１の半導体層（３）よりも電子親和力が小さい第
２の半導体層（４）とを上層ほど面積が小となる凸形状
に気相成長により交互に積層する工程と、不純物を含有
し、かつ第１の半導体層（３）よりも電子親和力が小さ
い第３の半導体層（５）を凸形状の部分を覆うように気
相成長により形成する工程とを特徴する請求項４の発明
は、請求項３の発明において、第３の半導体層（５）の
気相成長をトリエチル化合物系の原料を用いて行う。
請求項５の発明は、半導体装置において、上層ほど面積
が小となる凸形状に交互に積層された第１の半導体層（
３）及びこの第１の半導体層（３）よりも電子親和力が
小さい第２の半導体層（４）と、凸形状の部分を覆うよ
うに形成された不純物を含有し、かつ第１の半導体層（
３）よりも電子親和力が小さい第３の半導体層（５）と
、第３の半導体層（５）上に形成されたゲート電極（Ｇ
）と、第１の半導体層（３）と第３の半導体層（５）と
のヘテロ界面における第１の半導体層（３）中に形成さ
れるチャネルとを特徴する 請求項６の発明は、請求項５の発明において、チャネル
が多重チャネルを特徴する 請求項１〜６の発明において、所定の結晶面方位の領域
（１ａ）を選択的に形成する方法としては、所定の結晶
面方位の半導体基体（１）の表面を部分的に絶縁膜（２
）で覆う方法や、所定の結晶面方位の半導体基体（１）
を部分的にエツチングする方法を用いることができる。
が小となる凸形状に交互に積層された第１の半導体層（
３）及びこの第１の半導体層（３）よりも電子親和力が
小さい第２の半導体層（４）と、凸形状の部分を覆うよ
うに形成された不純物を含有し、かつ第１の半導体層（
３）よりも電子親和力が小さい第３の半導体層（５）と
、第３の半導体層（５）上に形成されたゲート電極（Ｇ
）と、第１の半導体層（３）と第３の半導体層（５）と
のヘテロ界面における第１の半導体層（３）中に形成さ
れるチャネルとを特徴する 請求項６の発明は、請求項５の発明において、チャネル
が多重チャネルを特徴する 請求項１〜６の発明において、所定の結晶面方位の領域
（１ａ）を選択的に形成する方法としては、所定の結晶
面方位の半導体基体（１）の表面を部分的に絶縁膜（２
）で覆う方法や、所定の結晶面方位の半導体基体（１）
を部分的にエツチングする方法を用いることができる。
請求項１の発明によれば、第１の半導体層（３）から成
る量子井戸細線を高度のエツチング技術等を用いること
なく所定の結晶面方位の領域（１ａ）上に容易に形成す
ることができる。これによって、この量子井戸細線によ
る一次元チャネルを容易に形成することができる。
る量子井戸細線を高度のエツチング技術等を用いること
なく所定の結晶面方位の領域（１ａ）上に容易に形成す
ることができる。これによって、この量子井戸細線によ
る一次元チャネルを容易に形成することができる。
請求項２の発明によれば、（００１）面方位の領域（１
ａ）上に第１及び第２の半導体層（３゜４）を容易に選
択的に成長させることができる。
ａ）上に第１及び第２の半導体層（３゜４）を容易に選
択的に成長させることができる。
また、トリメチル化合物系の原料を用いて気相成長を行
っているので、第１及び第２の半導体層（３，４）が交
互に積層されて頂点が形成された時点で成長は自動的に
停止する。このため、第１及び第２の半導体層（３，４
）を確実に凸形状に形成することができる。これによっ
て、−次元チャネルを容易にかつ確実に形成することが
できる。
っているので、第１及び第２の半導体層（３，４）が交
互に積層されて頂点が形成された時点で成長は自動的に
停止する。このため、第１及び第２の半導体層（３，４
）を確実に凸形状に形成することができる。これによっ
て、−次元チャネルを容易にかつ確実に形成することが
できる。
請求項３の発明によれば、第３の半導体層（５）から第
１の半導体層（３）中に電子が供給されるため、この第
３の半導体層（５）と第１の半導体層（３）とのヘテロ
界面における第１の半導体層（３）中に一次元電子が形
成され、この−次元電子により一次元チャネルが形成さ
れる。この場合、第３の半導体層（５）の成長は第１及
び第２の半導体層（３，４）の成長に引き続いて同一の
気相成長装置内で連続的に行うことができるので、−次
元電子が形成される部分の第１の半導体層（３）の表面
が製造途中で大気にさらされることはない。
１の半導体層（３）中に電子が供給されるため、この第
３の半導体層（５）と第１の半導体層（３）とのヘテロ
界面における第１の半導体層（３）中に一次元電子が形
成され、この−次元電子により一次元チャネルが形成さ
れる。この場合、第３の半導体層（５）の成長は第１及
び第２の半導体層（３，４）の成長に引き続いて同一の
気相成長装置内で連続的に行うことができるので、−次
元電子が形成される部分の第１の半導体層（３）の表面
が製造途中で大気にさらされることはない。
これによって、特性の良好な一次元チャネルを容易にか
つ確実に形成することができる。
つ確実に形成することができる。
請求項４の発明によれば、第３の半導体層（５）の気相
成長をトリエチル化合物系の原料を用いて行うことによ
り、凸形状に形成された第１及び第２の半導体７！（３
，４）の上に第３の半導体層を確実に成長させることが
できる。これによって、特性の良好な一次元チャネルを
容易にかつ確実に形成することができる。
成長をトリエチル化合物系の原料を用いて行うことによ
り、凸形状に形成された第１及び第２の半導体７！（３
，４）の上に第３の半導体層を確実に成長させることが
できる。これによって、特性の良好な一次元チャネルを
容易にかつ確実に形成することができる。
請求項５の発明によれば、第３の半導体層（５）と第１
の半導体層（３）とのヘテロ界面における第１の半導体
層（３）中に形成される一次元電子により一次元チャネ
ルが形成される。また、第１、第２及び第３の半導体層
（３，４，５）の成長は、同一の気相成長装置内で連続
的に行うことができるので、−次元電子が形成される部
分の第１の半導体層（３）の表面が製造途中で大気にさ
らされることはない、これによって、特性の良好な一次
元チャネル構造のＦＥＴを実現することができる。
の半導体層（３）とのヘテロ界面における第１の半導体
層（３）中に形成される一次元電子により一次元チャネ
ルが形成される。また、第１、第２及び第３の半導体層
（３，４，５）の成長は、同一の気相成長装置内で連続
的に行うことができるので、−次元電子が形成される部
分の第１の半導体層（３）の表面が製造途中で大気にさ
らされることはない、これによって、特性の良好な一次
元チャネル構造のＦＥＴを実現することができる。
請求項６の発明によれば、チャネルが多重チャネルを構
成するので、この多重チャネルを通る電子波の干渉を利
用して動作する量子干渉型の半導体装置を実現すること
ができる。
成するので、この多重チャネルを通る電子波の干渉を利
用して動作する量子干渉型の半導体装置を実現すること
ができる。
以下、本発明の実施例について図面を参照しながら説明
する。なお、実施例の全図において、同一機能を有する
部分には同一の符号を付ける。
する。なお、実施例の全図において、同一機能を有する
部分には同一の符号を付ける。
裏層■工
第１図Ａ〜第１図Ｃは本発明の実施例Ｉを示す。
この実施例■は、ＧａＡｓから成る量子井戸細線による
一次元チャネルを有する半導体装置の製造に本発明を適
用した実施例である。
一次元チャネルを有する半導体装置の製造に本発明を適
用した実施例である。
この実施例Ｉにおいては、第１図Ａに示すように、まず
例えば半絶縁性ＧａＡｓ基板１上に例えばＣＶＤ法によ
り例えばＳｉＯ□膜のような絶縁膜２を形成した後、こ
の絶縁膜２の所定部分をエツチング除去してストライブ
状の開口２ａを形成する。
例えば半絶縁性ＧａＡｓ基板１上に例えばＣＶＤ法によ
り例えばＳｉＯ□膜のような絶縁膜２を形成した後、こ
の絶縁膜２の所定部分をエツチング除去してストライブ
状の開口２ａを形成する。
この場合、半絶縁性ＧａＡｓ基板ｌとしては例えば（０
０１）面方位のものを用い、また開口２ａの延びる方向
は＜１１０＞方向とする。この間口２ａ内に（００１）
面方位の領域１ａが選択的に形成される。
０１）面方位のものを用い、また開口２ａの延びる方向
は＜１１０＞方向とする。この間口２ａ内に（００１）
面方位の領域１ａが選択的に形成される。
次に第１図Ｂに示すように、減圧または常圧の有機金属
化学気相成長（ＭＯＣＶＤ）法により半絶縁性のＧａＡ
ｓ層３及び半絶縁性のＡＩ、 Ｇａ、−、Ａｓ層４を交
互に成長させる。このＭＯＣＶＤの原料としてはトリメ
チル化合物系の原料を用い、具体的にはＧａ、 ＡＩ及
びＡｓの原料としてそれぞれトリメチルガリウム（（Ｃ
Ｈ３）：ｌ Ｇａ、ＴＭＧ）、）リメチルアルミニウム
（（ＣＨ３）！ ＡＩ、ＴＭＡ）及びトリメチルヒ素（
（ＣＨｚ ） ｓ Ａｓ、 ＴＭＡｓ）を用いる。この
場合、これらのＧａＡｓ層３及びＡＩ、ＩＧａ、−、Ａ
ｓ層４は絶縁膜２上には成長せず、この絶縁膜２の開口
２ａ内の領域ｌａ上にのみ選択的に成長する。また、こ
のトリメチル化合物系の原料を用いたＭＯＣＶＤの際に
は、ＧａＡｓ層３及びＡＩ。
化学気相成長（ＭＯＣＶＤ）法により半絶縁性のＧａＡ
ｓ層３及び半絶縁性のＡＩ、 Ｇａ、−、Ａｓ層４を交
互に成長させる。このＭＯＣＶＤの原料としてはトリメ
チル化合物系の原料を用い、具体的にはＧａ、 ＡＩ及
びＡｓの原料としてそれぞれトリメチルガリウム（（Ｃ
Ｈ３）：ｌ Ｇａ、ＴＭＧ）、）リメチルアルミニウム
（（ＣＨ３）！ ＡＩ、ＴＭＡ）及びトリメチルヒ素（
（ＣＨｚ ） ｓ Ａｓ、 ＴＭＡｓ）を用いる。この
場合、これらのＧａＡｓ層３及びＡＩ、ＩＧａ、−、Ａ
ｓ層４は絶縁膜２上には成長せず、この絶縁膜２の開口
２ａ内の領域ｌａ上にのみ選択的に成長する。また、こ
のトリメチル化合物系の原料を用いたＭＯＣＶＤの際に
は、ＧａＡｓ層３及びＡＩ。
Ｇａ１−Ｘ Ａｓ層４は上層ほど面積が小となるように
成長するとともに、最上層の半絶縁性ＡＩ、 Ｇａ、−
ＸＡｓＡｓＯ２長において頂点が形成された時点で成長
が自動的に停止する。このようにして、三角形の断面形
状を有するメサ構造が形成される。
成長するとともに、最上層の半絶縁性ＡＩ、 Ｇａ、−
ＸＡｓＡｓＯ２長において頂点が形成された時点で成長
が自動的に停止する。このようにして、三角形の断面形
状を有するメサ構造が形成される。
次に第１図Ｃに示すように、減圧または常圧のＭＯＣＶ
Ｄ法により、例えばシリコン（Ｓｉ）をドープしたｎ型
Ａ１． Ｇａ、−ｘＡｓＡＢＯ３長を行う、このＭＯＣ
ＶＤの原料としてはトリエチル化合物系の原料を用い、
具体的にはＧａ、 ＡＩ及びＡｓの原料としてそれぞれ
トリエチルガリウム（（Ｃ□Ｈ６）３Ｇａ、ＴＥＧ）、
）リエチルアルミニウム（（Ｃ２Ｈｓ ） ３ Ａｌ、
ＴＥＡ）及びトリエチルヒ素（（Ｃ２Ｈｓ ） ３
Ａｓ、 ＴＥＡｓ）を用いる。この場合、このｎ型＾Ｉ
Ｘ Ｇａｐ−１１Ａｓ１Ｊ ５は絶縁膜２上には成長せ
ず、上述のＧａＡｓ層３及びＡ１． Ｇａ、−ｘＡｓＡ
ｓ上にのみ成長する。このようにして、障壁層としての
Ａｔ。
Ｄ法により、例えばシリコン（Ｓｉ）をドープしたｎ型
Ａ１． Ｇａ、−ｘＡｓＡＢＯ３長を行う、このＭＯＣ
ＶＤの原料としてはトリエチル化合物系の原料を用い、
具体的にはＧａ、 ＡＩ及びＡｓの原料としてそれぞれ
トリエチルガリウム（（Ｃ□Ｈ６）３Ｇａ、ＴＥＧ）、
）リエチルアルミニウム（（Ｃ２Ｈｓ ） ３ Ａｌ、
ＴＥＡ）及びトリエチルヒ素（（Ｃ２Ｈｓ ） ３
Ａｓ、 ＴＥＡｓ）を用いる。この場合、このｎ型＾Ｉ
Ｘ Ｇａｐ−１１Ａｓ１Ｊ ５は絶縁膜２上には成長せ
ず、上述のＧａＡｓ層３及びＡ１． Ｇａ、−ｘＡｓＡ
ｓ上にのみ成長する。このようにして、障壁層としての
Ａｔ。
Ｇａ１−Ｘ Ａｓ層４及びｎ型Ａ１１ｌ Ｇａ１−ｘ
Ａｓ層５によって囲まれたＧａＡｓ層３から成る量子井
戸細線が形成される。
Ａｓ層５によって囲まれたＧａＡｓ層３から成る量子井
戸細線が形成される。
この場合、ｎ型ＡｌＸＧａ、−、Ａｓ層５とＧａＡｓ層
３とのヘテロ界面におけるＧａＡｓ層３中に一次元電子
が形成され、この−次元電子により一次元チャネル（点
線で示す）が形成される。
３とのヘテロ界面におけるＧａＡｓ層３中に一次元電子
が形成され、この−次元電子により一次元チャネル（点
線で示す）が形成される。
以上のように、この実施例Ｉによれば、量子井戸細線に
よる一次元チャネルを容易にかつ確実に形成することが
できる。この場合、ＧａＡｓ層３、＾１゜Ｇａ１−、
Ａｓ層４及びｎ型Ａ１１ｌ Ｇａ１−２ Ａｓ層５の成
長は、同一のＭＯＣＶＤ装置内で連続的に行うことがで
きるので、−次元電子が形成される部分のＧａＡｓ層３
の表面が大気にさらされることはなく、従ってこの一次
元チャネルの特性は良好である。
よる一次元チャネルを容易にかつ確実に形成することが
できる。この場合、ＧａＡｓ層３、＾１゜Ｇａ１−、
Ａｓ層４及びｎ型Ａ１１ｌ Ｇａ１−２ Ａｓ層５の成
長は、同一のＭＯＣＶＤ装置内で連続的に行うことがで
きるので、−次元電子が形成される部分のＧａＡｓ層３
の表面が大気にさらされることはなく、従ってこの一次
元チャネルの特性は良好である。
皇族班工
第２図は本発明の実施例■を示す。この実施例■は、−
次元チャネル構造のＦＥＴの製造に本発明を適用した実
施例である。
次元チャネル構造のＦＥＴの製造に本発明を適用した実
施例である。
この実施例■においては、第２図に示すように、絶縁膜
２に所定長さのストライブ状の開口２ａを形成した後、
実施例■と同様な方法によりこの間口２ａ内の領域ｌａ
上にＧａＡｓ層３、ＡＩＸ Ｇａｐ−ｘ Ａｓ層４及び
ｎ型Ａ１１ｌ ｃａｌ−ｘ ＡｓＮ ５を選択的に成長
させる。
２に所定長さのストライブ状の開口２ａを形成した後、
実施例■と同様な方法によりこの間口２ａ内の領域ｌａ
上にＧａＡｓ層３、ＡＩＸ Ｇａｐ−ｘ Ａｓ層４及び
ｎ型Ａ１１ｌ ｃａｌ−ｘ ＡｓＮ ５を選択的に成長
させる。
次に、例えば蒸着により例えばＡｕＧｅ／Ｎｉのような
オーミック金属膜を全面に形成した後、このオーミック
金属膜をエツチングにより所定形状にパターンニングす
る。次に、熱処理を行うことによりこのオーミック金属
膜とｎ型ＡＩＸ Ｇａｐ−、Ａｓ層５、Ａ１． Ｇａ、
−、Ａｓ層４及びＧａＡｓ層３とを合金化させる。
オーミック金属膜を全面に形成した後、このオーミック
金属膜をエツチングにより所定形状にパターンニングす
る。次に、熱処理を行うことによりこのオーミック金属
膜とｎ型ＡＩＸ Ｇａｐ−、Ａｓ層５、Ａ１． Ｇａ、
−、Ａｓ層４及びＧａＡｓ層３とを合金化させる。
これによって、所定形状のオーミック金属とその合金層
とから成るソースＳ及びドレインＤが形成される。
とから成るソースＳ及びドレインＤが形成される。
次に、例えば蒸着やスパッターにより例えばＡｌやタン
グステン（Ｗ）のようなショットキー金属膜を全面に形
成した後、このショットキー金属膜をエツチングにより
所定形状にパターンニングしてゲート電極Ｇを形成する
。これによって、−次元チャネル構造のＦＥＴが完成さ
れる。
グステン（Ｗ）のようなショットキー金属膜を全面に形
成した後、このショットキー金属膜をエツチングにより
所定形状にパターンニングしてゲート電極Ｇを形成する
。これによって、−次元チャネル構造のＦＥＴが完成さ
れる。
以上のように、この実施例■によれば、特性の良好な一
次元チャネル構造のＦＥＴを容易に製造することができ
る。既に述べたように、この−次元チャネルを走行する
電子の移動度μは極めて高いため、この−次元チャネル
構造のＦＥＴは超高速動作が可能である。
次元チャネル構造のＦＥＴを容易に製造することができ
る。既に述べたように、この−次元チャネルを走行する
電子の移動度μは極めて高いため、この−次元チャネル
構造のＦＥＴは超高速動作が可能である。
１盪ＩＬ
第３図Ａ〜第３図りは本発明の実施例■を示す。
この実施例■は、いわゆるアハラノフ−ボーム（Ａｈａ
ｒｏｎｏｖ−Ｂｏｈｍ）効果を利用したトランジスタ（
以下、ＡＢ効果トランジスタという）の製造に本発明を
適用した実施例である。このＡＢ効果トランジスタにお
いては、多重チャネルを通る電子波の干渉を利用する。
ｒｏｎｏｖ−Ｂｏｈｍ）効果を利用したトランジスタ（
以下、ＡＢ効果トランジスタという）の製造に本発明を
適用した実施例である。このＡＢ効果トランジスタにお
いては、多重チャネルを通る電子波の干渉を利用する。
この実施例■においては、第３図Ａに示すように、まず
絶縁膜２に船形の形状の開口２ａを形成する。
絶縁膜２に船形の形状の開口２ａを形成する。
次に第３図Ｂに示すように、この間口２ａ内の領域ｌａ
上に実施例Ｉと同様な方法によりＡｔＸＧａ、、 Ａｓ
層４及びＧａＡｓ層３を交互に成長させる。
上に実施例Ｉと同様な方法によりＡｔＸＧａ、、 Ａｓ
層４及びＧａＡｓ層３を交互に成長させる。
次に第３図Ｃに示すように、これらのＧａＡｓＮ３及び
Ａｌｚ Ｇａ１−ｘ Ａｓ１ｉ ４を覆うようにｎ型Ａ
ｌｘ Ｇａ１−ｘＡｓ１ｉ５を成長させる。
Ａｌｚ Ｇａ１−ｘ Ａｓ１ｉ ４を覆うようにｎ型Ａ
ｌｘ Ｇａ１−ｘＡｓ１ｉ５を成長させる。
次に第３図りに示すように、実施例Ｉと同様な方法によ
りソースＳ及びドレインＤを形成するとともに、ｎ型Ａ
ｌｘ Ｇａ１−ｘ Ａｓ１ｉ５上にゲート電極Ｇｌ、Ｇ
ｔを形成する。なお、これらのソースＳ及びドレインＤ
とＧａＡｓ層３の両側面に形成される一次元チャネルと
の接続部の寸法は、電子のド・ブロイ波長λ、と同程度
またはそれ以下とするのが好ましい。
りソースＳ及びドレインＤを形成するとともに、ｎ型Ａ
ｌｘ Ｇａ１−ｘ Ａｓ１ｉ５上にゲート電極Ｇｌ、Ｇ
ｔを形成する。なお、これらのソースＳ及びドレインＤ
とＧａＡｓ層３の両側面に形成される一次元チャネルと
の接続部の寸法は、電子のド・ブロイ波長λ、と同程度
またはそれ以下とするのが好ましい。
以上により、目的とするＡＢ効果トランジスタが完成さ
れる。このＡＢ効果トランジスタの平面図を第４図に示
す、なお、第４図においては、ｎ型Ａ１１ｌ Ｇａ１−
、 Ａｓ層５の図示は省略している。また、第４図のｖ
−Ｖ線及びＶｌ−Ｖｌ線に沿っての断面図をそれぞれ第
５図及び第６図に示す。
れる。このＡＢ効果トランジスタの平面図を第４図に示
す、なお、第４図においては、ｎ型Ａ１１ｌ Ｇａ１−
、 Ａｓ層５の図示は省略している。また、第４図のｖ
−Ｖ線及びＶｌ−Ｖｌ線に沿っての断面図をそれぞれ第
５図及び第６図に示す。
上述のように構成されたＡＢ効果トランジスタにおいて
は、ソースＳから出る電子波は、ＧａＡｓ層３の両側面
に形成される二つの一次元チャネルを通る二つの電子波
に分けられ、その後これらの電子波はドレインＤで再び
合流する。この合流の際に電子波の干渉が起きる。この
場合、これらの二つの電子波の間の位相差をゲート電極
Ｇ、、Ｇ！に印加するゲート電圧で制御することにより
トランジスタ動作を行わせる。
は、ソースＳから出る電子波は、ＧａＡｓ層３の両側面
に形成される二つの一次元チャネルを通る二つの電子波
に分けられ、その後これらの電子波はドレインＤで再び
合流する。この合流の際に電子波の干渉が起きる。この
場合、これらの二つの電子波の間の位相差をゲート電極
Ｇ、、Ｇ！に印加するゲート電圧で制御することにより
トランジスタ動作を行わせる。
この実施例■によれば、電子波の干渉性が高い特性の良
好なＡＢ効果トランジスタを実現することができる。
好なＡＢ効果トランジスタを実現することができる。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例■においては、絶縁膜２の開口２
ａの形状を船形としているが、この間口２ａの形状を第
３図Ａの一点鎖線で示すように例えば長方形状とすれば
、第７図及び第８図に示すような構造のＡＢ効果トラン
ジスタを実現することが可能である。この場合には、ソ
ースＳ及びドレインＤとＧａＡｓ層３の両側面に形成さ
れる一次元チャネルとの接続部の寸法を電子のド・ブロ
イ波長λ、と同程度またはそれ以下とするために、ソー
スＳ及びドレインＤの角部と一次元チャネルとが接続さ
れるようにこれらのソースＳ及びドレインＤを形成する
のが好ましい。
ａの形状を船形としているが、この間口２ａの形状を第
３図Ａの一点鎖線で示すように例えば長方形状とすれば
、第７図及び第８図に示すような構造のＡＢ効果トラン
ジスタを実現することが可能である。この場合には、ソ
ースＳ及びドレインＤとＧａＡｓ層３の両側面に形成さ
れる一次元チャネルとの接続部の寸法を電子のド・ブロ
イ波長λ、と同程度またはそれ以下とするために、ソー
スＳ及びドレインＤの角部と一次元チャネルとが接続さ
れるようにこれらのソースＳ及びドレインＤを形成する
のが好ましい。
また、上述の実施例Ｉにおいては、絶縁膜２の開口２ａ
内の領域ｌａ上にＧａＡｓ層３及びＡｌｌ ＧａＩ−ｘ
Ａｓ層４を選択的に成長させているが、例えば次のよう
にすることも可能である。すなわち、第９図Ａに示すよ
うに、まず半絶縁性ＧａＡｓ基板１０表面をエツチング
により選択的に除去して第１図Ａに示すと同様な形状の
領域１ａを形成する。このエツチングは、例えばレジス
トパターン（図示せず）を半絶縁性ＧａＡｓ基Ｆｉ１上
に形成した後、このレジストパターンをマスクとしてこ
の半絶縁性ＧａＡｓ基板１を所定の深さまでウェットエ
ツチングし、その後例えばＲＩＥ法により基板表面と垂
直方向にこの半絶縁性ＧａＡｓ基板１を所定の深さまで
異方性エツチングする。この後、第９図Ｂに示すように
、上述の領域ｌａ上にＧａＡｓ層３及びＡ１． Ｇａ、
ｘ Ａｓ層４を選択的に成長させ、さらにこれらの上に
ｎ型ＡＩＸ Ｇａｔ−Ｘ Ａｓ層５を成長させて一次元
チャネル構造を完成させる。実施例■のＦＥＴや実施例
■のＡＢ効果トランジスタもこれと同様な方法により製
造することが可能である。実施例■の場合には、第９図
Ａの一点鎖線で示すような船形の形状の開口２ａを絶縁
膜２に形成すればよい。
内の領域ｌａ上にＧａＡｓ層３及びＡｌｌ ＧａＩ−ｘ
Ａｓ層４を選択的に成長させているが、例えば次のよう
にすることも可能である。すなわち、第９図Ａに示すよ
うに、まず半絶縁性ＧａＡｓ基板１０表面をエツチング
により選択的に除去して第１図Ａに示すと同様な形状の
領域１ａを形成する。このエツチングは、例えばレジス
トパターン（図示せず）を半絶縁性ＧａＡｓ基Ｆｉ１上
に形成した後、このレジストパターンをマスクとしてこ
の半絶縁性ＧａＡｓ基板１を所定の深さまでウェットエ
ツチングし、その後例えばＲＩＥ法により基板表面と垂
直方向にこの半絶縁性ＧａＡｓ基板１を所定の深さまで
異方性エツチングする。この後、第９図Ｂに示すように
、上述の領域ｌａ上にＧａＡｓ層３及びＡ１． Ｇａ、
ｘ Ａｓ層４を選択的に成長させ、さらにこれらの上に
ｎ型ＡＩＸ Ｇａｔ−Ｘ Ａｓ層５を成長させて一次元
チャネル構造を完成させる。実施例■のＦＥＴや実施例
■のＡＢ効果トランジスタもこれと同様な方法により製
造することが可能である。実施例■の場合には、第９図
Ａの一点鎖線で示すような船形の形状の開口２ａを絶縁
膜２に形成すればよい。
さらに、実施例■のＡＢ効果トランジスタは単一量子井
戸構造を有するが、本発明は、多重量子井戸構造のＡＢ
効果トランジスタその他の量子干渉デバイスに適用する
ことが可能である。
戸構造を有するが、本発明は、多重量子井戸構造のＡＢ
効果トランジスタその他の量子干渉デバイスに適用する
ことが可能である。
また、上述の実施例１． ＩＩ、 ＩＩＩにおいては
、＾１ｌｌＧａ、−ｘ Ａｓ／ＧａＡｓヘテロ構造を用
いているが、本発明は、＾ＩＸ Ｇａ、−、Ａｓ／ Ｇ
ａＡｓヘテロ構造以外の半導体ヘテロ構造を用いた各種
の半導体装置に適用することが可能である。
、＾１ｌｌＧａ、−ｘ Ａｓ／ＧａＡｓヘテロ構造を用
いているが、本発明は、＾ＩＸ Ｇａ、−、Ａｓ／ Ｇ
ａＡｓヘテロ構造以外の半導体ヘテロ構造を用いた各種
の半導体装置に適用することが可能である。
本発明は、以上述べたように構成されているので、次の
ような効果がある。
ような効果がある。
請求項１の発明によれば、−次元チャネルを容易に形成
することができる。
することができる。
請求項２の発明によれば、−次元チャネルを容易にかつ
確実に形成することができる。
確実に形成することができる。
請求項３．４の発明によれば、特性の良好な一次元チャ
ネルを容易にかつ確実に形成することができる。
ネルを容易にかつ確実に形成することができる。
請求項５の発明によれば、特性の良好な一次元チャネル
構造のＦＥＴを実現することができる。
構造のＦＥＴを実現することができる。
請求項６の発明によれば、特性の良好な量子干渉型の半
導体装置を実現することができる。
導体装置を実現することができる。
第１図Ａ〜第１図Ｃは本発明の実−層側Ｉを工程順に説
明するための斜視図、第２図は本発明の実施例■を説明
するための斜視図、第３図Ａ〜第３図りは本発明の実施
例■を工程順に説明するための斜視図、第４図は第３図
りの平面図、第５図は第４図のＶ−Ｖ線に沿っての断面
図、第６図は第４図のＶＩ−ＶＩ線に沿っての断面図、
第７図は本発明の実施例■の変形例を説明するための平
面図、第８図は第７図の■−■線に沿っての断面図、第
９図Ａ及び第９図Ｂは本発明の実施例■の変形例を工程
順に説明するための斜視図、第１０図、第１１図及び第
１２図はそれぞれ従来の技術を説明するための断面図で
ある。 図面における主要な符号の説明 に半絶縁性ＧａＡｓ基板、 １ａ：所定の結晶面方位
の領域、 ２：絶縁膜、 ２ａ：開口、３：ＧａＡｓ層
、 ４ ： Ａ１． Ｇａｌ−１ｌＡｓ層、 ５：
ｎ型Ａ１． Ｇａｐ−、Ａｓ層、 Ｓ：ソース、
Ｄニドレイン、Ｇ、Ｇ＋ 、Ｇｚ ：ゲート電極。 代理人 弁理士 杉 浦 正 知 天應（夕・１■ 第１図Ａ 笑／ｌ！刑！ 第１図Ｃ 大淀Ｊ戸ＩＩ 第１図Ｂ 第２図 実方ヒ４？１■ 第３図Ａ ム 第３図Ｂ 寡４図＠ｖｒ４貼−図 第６図 実兄例■ 第３図Ｃ ｒ死Ａ！’Ｉｊ１ 第３図り づ■−１’ｌンイタ１１ 第７図 第８図 突形例 第９図Ａ 第９図Ｂ 第１０図 第１１図 第１２図
明するための斜視図、第２図は本発明の実施例■を説明
するための斜視図、第３図Ａ〜第３図りは本発明の実施
例■を工程順に説明するための斜視図、第４図は第３図
りの平面図、第５図は第４図のＶ−Ｖ線に沿っての断面
図、第６図は第４図のＶＩ−ＶＩ線に沿っての断面図、
第７図は本発明の実施例■の変形例を説明するための平
面図、第８図は第７図の■−■線に沿っての断面図、第
９図Ａ及び第９図Ｂは本発明の実施例■の変形例を工程
順に説明するための斜視図、第１０図、第１１図及び第
１２図はそれぞれ従来の技術を説明するための断面図で
ある。 図面における主要な符号の説明 に半絶縁性ＧａＡｓ基板、 １ａ：所定の結晶面方位
の領域、 ２：絶縁膜、 ２ａ：開口、３：ＧａＡｓ層
、 ４ ： Ａ１． Ｇａｌ−１ｌＡｓ層、 ５：
ｎ型Ａ１． Ｇａｐ−、Ａｓ層、 Ｓ：ソース、
Ｄニドレイン、Ｇ、Ｇ＋ 、Ｇｚ ：ゲート電極。 代理人 弁理士 杉 浦 正 知 天應（夕・１■ 第１図Ａ 笑／ｌ！刑！ 第１図Ｃ 大淀Ｊ戸ＩＩ 第１図Ｂ 第２図 実方ヒ４？１■ 第３図Ａ ム 第３図Ｂ 寡４図＠ｖｒ４貼−図 第６図 実兄例■ 第３図Ｃ ｒ死Ａ！’Ｉｊ１ 第３図り づ■−１’ｌンイタ１１ 第７図 第８図 突形例 第９図Ａ 第９図Ｂ 第１０図 第１１図 第１２図
Claims (1)
- 【特許請求の範囲】 １、半導体基体上に所定の結晶面方位の領域を選択的に
形成する工程と、 上記所定の結晶面方位の領域上に第１の半導体層とこの
第１の半導体層よりも電子親和力が小さい第２の半導体
層とを上層ほど面積が小となる凸形状に気相成長により
交互に積層する工程とを具備することを特徴とする半導
体装置の製造方法。 ２、上記所定の結晶面方位の領域が（００１）面方位の
領域であり、かつ上記第１及び第２の半導体層の気相成
長をトリメチル化合物系の原料を用いて行うことを特徴
とする請求項１記載の半導体装置の製造方法。 ３、半導体基体上に所定の結晶面方位の領域を選択的に
形成する工程と、 上記所定の結晶面方位の領域上に第１の半導体層とこの
第１の半導体層よりも電子親和力が小さい第２の半導体
層とを上層ほど面積が小となる凸形状に気相成長により
交互に積層する工程と、不純物を含有し、かつ上記第１
の半導体層よりも電子親和力が小さい第３の半導体層を
上記凸形状の部分を覆うように気相成長により形成する
工程とを具備することを特徴とする半導体装置の製造方
法。 ４、上記第３の半導体層の気相成長をトリエチル化合物
系の原料を用いて行うことを特徴とする請求項３記載の
半導体装置の製造方法。 ５、上層ほど面積が小となる凸形状に交互に積層された
第１の半導体層及びこの第１の半導体層よりも電子親和
力が小さい第２の半導体層と、上記凸形状の部分を覆う
ように形成された不純物を含有し、かつ上記第１の半導
体層よりも電子親和力が小さい第３の半導体層と、 上記第３の半導体層上に形成されたゲート電極と、 上記第１の半導体層と上記第３の半導体層とのヘテロ界
面における上記第１の半導体層中に形成されるチャネル
とを具備することを特徴とする半導体装置。 ６、上記チャネルが多重チャネルを構成することを特徴
とする請求項５記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63321749A JPH02165679A (ja) | 1988-12-20 | 1988-12-20 | 半導体装置及びその製造方法 |
| US07/435,987 US5497015A (en) | 1988-11-12 | 1989-11-13 | Quantum interference transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63321749A JPH02165679A (ja) | 1988-12-20 | 1988-12-20 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02165679A true JPH02165679A (ja) | 1990-06-26 |
Family
ID=18136018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63321749A Pending JPH02165679A (ja) | 1988-11-12 | 1988-12-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02165679A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06267993A (ja) * | 1993-03-12 | 1994-09-22 | Nec Corp | 量子細線構造 |
| JP2016164926A (ja) * | 2015-03-06 | 2016-09-08 | 日本電信電話株式会社 | 窒化物半導体装置およびその製造方法 |
-
1988
- 1988-12-20 JP JP63321749A patent/JPH02165679A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06267993A (ja) * | 1993-03-12 | 1994-09-22 | Nec Corp | 量子細線構造 |
| JP2016164926A (ja) * | 2015-03-06 | 2016-09-08 | 日本電信電話株式会社 | 窒化物半導体装置およびその製造方法 |
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