JPS63281475A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS63281475A
JPS63281475A JP62115904A JP11590487A JPS63281475A JP S63281475 A JPS63281475 A JP S63281475A JP 62115904 A JP62115904 A JP 62115904A JP 11590487 A JP11590487 A JP 11590487A JP S63281475 A JPS63281475 A JP S63281475A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は超高速な半導体装置およびその製造方法に関す
る。
〔従来の技術〕
ｎ−Ａｊ！ＧａＡｓとアンドープＧａＡｓのヘテロ接合
で成、る選択ドープ構造は、電子が不純物の少ないＧａ
Ａｓ中を走行するため、高速デバイスに利用されている
。このような選択ドープ構造を有する半導体装置である
電界効果トランジスタ（ＦＥＴ）の基本構造は、その断
面図を第４図に示すように、半絶縁性ＧａＡｓ基板１１
上にアンドープＧａＡ３層１２．　　ｎ　−Ａ　ｊ！　
Ｇ　ａ　Ａ　ｓ層１３が設けられ、ゲート電極１４およ
びソース、ドレインオーム性電極１５．１６が設けられ
ている。
電子はアンドープＧａＡｓ層１２とｎ−ＡｌＧａＡｓ層
１３のヘテロ接合界面のＧａＡｓ層１２側をソ−スから
ドレインに向かって走行し、ゲート電極１４で変調を設
けてトランジスタ動作を成す。さて、このトランジスタ
の動作の速さは、電子がどれだけ短時間でゲートの下を
通り抜けるかにかかっている。そのため素子を微細化す
ることが高速化にとって最も重要である。
〔発明が解決しようとする問題点〕
電子はソース・ドレイン間の電界で加速され、高速でゲ
ート下を走行するが、このように素子が超微細化される
と、電子が十分に加速されず、あまり高速で動作しない
事態が起こり得る。
本発明の目的は、このような高速化への制限を打破する
新しい構造の半導体装置ならびにその製造方法を提供す
ることある。
〔問題点を解決するための手段〕 本発明の半導体装置は、電子チャネルとなる第１の半導
体層と、この第１の半導体層より電子親和力の小さい第
２の半導体層のヘテロ接合界面を電子チャネルとする半
導体装置において、前記電子チャネルよりも伝導帯のエ
ネルギーの大きいソースを有し、このソースから前記電
子チャネルに、電子親和力差よりも低い隔壁を介して電
子を注入することを特徴としている。
本発明の半導体装置の製造方法は、基板にステップを形
成する工程と、 第１の半導体の分子ビームをステップの斜め方向から照
射し、前記ステップを覆って第１の半導体層を形成する
工程と、 第１の半導体の分子ビームを斜め方向から照射すると共
に第１の半導体より電子親和力の小さい第３の半導体の
分子ビームを前記ステップの斜め上方から照射し、前記
ステップ上面より側面の方が第３の半導体の組成の少な
い混晶層を形成する工程とを含むことを特徴としている
。
〔作用〕
本発明では、ソースにチャネルよりも伝導帯のエネルギ
ーの大きいもの（チャネルに障壁となるもの）を用いて
いるので、ソースからチャネルにエネルギーの高い状態
で、すなわち高速で電子を注入できるので、超微細化さ
れたときでも、電子を高速にできる。
〔実施例〕
第１図は本発明による半導体装置の一例であるＦＥＴの
基本構造の断面図である。第４図に示した従来のＦＥＴ
と同様に、１１は半絶縁性ＧａＡｓ基板、１２はアンド
ープＧａＡｓ層、１３はｎ−Ａｊ！ＧａＡＳ層、１４は
ゲート電極、１５．１６はソース。
ドレインオーム性電極であるが、本実施例の特徴はソー
ス領域２１に、ｎ−Ａｊ！ＧａＡｓＪｉ１３よりＡ１組
成の少ないｎ′″−Ａ＃ＧａＡｓを用いていることにあ
る。このソースとアンドープＧａＡｓチャネルとの間の
、ソース・ドレイン間にバイアスしたときのバンド状態
図を第２図に示す。なお図中、Ｅ、は伝導帯を示す。
本実施例では、ソースにチャネルよりも伝導帯のエネル
ギーの大きいもの（チャネルに障壁となるもの）を用い
ているので、ソースからチャネルにエネルギーの高い状
態で、すなわち高速で電子を注入でき、超微細化された
ときでも、電子を高速にできる。ここでソースのｎ”　
−ＡＩＧａＡｓ層２１のチ中２１に対する障壁高さは、
ゲート下のｎ−Ａ７！ＧａＡｓ層１３の障壁高さよりも
低くしておく必要がある。なぜならば高くすると電子が
層１３に飛び込んでしまうからである。
以上のように本実施例によれば、電子チャネルとなる第
１の半導体層１２と、この第１の半導体層１２より電子
親和力の小さい第２の半導体層１３のヘテロ接合界面を
電子チャネルとするＦＥＴにおいて、電子チャネルより
も伝導帯のエネルギーの大きいソース領域２１を有し、
このソース領域から電子チャネルに、電子親和力差より
も低い障壁を介して電子を注入する構造のＦＥＴが得ら
れる。
さてかかるＦＥＴは、通常の結晶成長でアンドープＧａ
Ａｓ層１２、ｎ−ＡＡＧａＡｓ層１３の成長後、選択時
にソース領域２１をエツチングして、ソース領域２１の
ｎ”−ＡＡＧａＡｓを成長し、各電極を形成すれば実現
できるが、再成長界面の品質が良くない恐れがある。こ
れは以下の実施例に示すプロセスにより解決できる。
以下、第３図の工程図を参照しつつ説明する。
まず、半絶縁性ＧａＡｓ基板１１にステップを形成する
（第３図（ａ））。
次に、ＭＢＥ法でステップに対して斜め方向からＡｓ雰
囲気下でＧａビームを照射し、ステップを覆ってアンド
ープＧａＡｓ層１２を成長する（第３図（ｂ））。
次にＧａを同様に照射し、またドーパントのＳｉのビー
ムをＧａと同様の方向から照射しつつ、ＡＩｌのビーム
を斜め上方から照射する（第３図（Ｃ））、したがって
Ａ７！の量はステップ上面では多く、ステップの側面で
は少なくなり、ステップの側面では上面よりＡｎ組成の
少なく、かつドーピング量の多いｎ”　−Ａ／！ＧａＡ
ｓ層２１が成長される。
次いで、Ａ７！ビームを遮断して、コンタクト層のｎ”
−ＧａＡｓ層２２を成長する（第３図（ｄ））。
次いで、ステップ上面のｎ’　−ＧａＡｓ層２２を除去
してゲート電極１４を形成し、さらにソース電極１５．
ドレイン電極１６を形成すればＦＥＴは完成する。
このように本実施例によれば、ＧａＡｓ基板１１にステ
ップを形成する工程と、第１の半導体の分子ビームをス
テップの斜め方向から照射し、ステップを覆って第１の
半導体層１２を形成する工程と、第１の半導体の分子ビ
ームを斜め方向から照射すると共に第１の半導体より電
子親和力の小さい第３の半導体の分子ビームをステップ
の斜め上方から照射し、ステップ上面より側面の方が第
３の半導体の組成の少ない混晶層２１を形成する工程と
を含んでいる。
以上のように本実施例では、結晶成長をすべて真空や一
連の成長で行っているので界面は良質である。
〔発明の効果〕
以上説明したように本発明によれば、超微細化しても高
速性がおおいに発揮できる半導体装置を、簡単なプロセ
スで実現でき、通信装置等の高性能化に大きく貢献でき
る。
【図面の簡単な説明】
第１図は本発明の半導体装置の一実施例であるＦＥＴの
構造断面図、 第２図は第１図のＦＥＴのバンド状態図、第３図は本発
明の半導体装置の製造方法の一実施例を示す工程図、 第４図は従来のＦＥＴの構造断面図である。 １１・・・・・半絶縁性ＧａＡｓ基板 １２・・・・・アンドープＧａＡｓ層 １３・・・・・ｎ−ＡＩＧａＡＳ層 １４・・・・・ゲート電極 １５・・・・・ソース電極 １６・・・・・ドレイン電極 ２１・・・・・ソース領域

Claims (2)

    【特許請求の範囲】
  1. （１）電子チャネルとなる第１の半導体層と、この第１
    の半導体層より電子親和力の小さい第２の半導体層のヘ
    テロ接合界面を電子チャネルとする半導体装置において
    、 前記電子チャネルよりも伝導帯のエネルギーの大きいソ
    ースを有し、このソースから前記電子チャネルに、電子
    親和力差よりも低い障壁を介して電子を注入することを
    特徴とする半導体装置。
  2. （２）基板にステップを形成する工程と、 第１の半導体の分子ビームをステップの斜め方向から照
    射し、前記ステップを覆って第１の半導体層を形成する
    工程と、 第１の半導体の分子ビームを斜め方向から照射すると共
    に第１の半導体より電子親和力の小さい第３の半導体の
    分子ビームを前記ステップの斜め上方から照射し、前記
    ステップ上面より側面の方が第３の半導体の組成の少な
    い混晶層を形成する工程とを含むことを特徴とする半導
    体装置の製造方法。
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