JPH0216626B2 - - Google Patents
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- JPH0216626B2 JPH0216626B2 JP58119007A JP11900783A JPH0216626B2 JP H0216626 B2 JPH0216626 B2 JP H0216626B2 JP 58119007 A JP58119007 A JP 58119007A JP 11900783 A JP11900783 A JP 11900783A JP H0216626 B2 JPH0216626 B2 JP H0216626B2
- Authority
- JP
- Japan
- Prior art keywords
- synchronization
- pll
- speed conversion
- signal
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、デジタル通信信号を受信し、これを
速度変換するときの受信側信号処理部における速
度変換用PLL（位相同期ループ）同期方式に関す
る。
速度変換するときの受信側信号処理部における速
度変換用PLL（位相同期ループ）同期方式に関す
る。
デジタル通信方式においては、第１図に示すよ
うに、受信側においてデジタルデータをフレーム
同期回路でフレーム同期を取つた後、速度変換信
号処理部で速度変換を施して出力することがしば
しば行われる。例えば、画像通信などのベースバ
ンド伝送の場合、受信側のベースバンド処理部
は、ベースバンドの画像データのフレーム同期を
取つた後、速度変換、信号処理を施して搬送端局
へ送出している。そして、速度変換には安定に速
度変換ができることからPLL同期方式が多く使
用されている。
うに、受信側においてデジタルデータをフレーム
同期回路でフレーム同期を取つた後、速度変換信
号処理部で速度変換を施して出力することがしば
しば行われる。例えば、画像通信などのベースバ
ンド伝送の場合、受信側のベースバンド処理部
は、ベースバンドの画像データのフレーム同期を
取つた後、速度変換、信号処理を施して搬送端局
へ送出している。そして、速度変換には安定に速
度変換ができることからPLL同期方式が多く使
用されている。
このようなデジタル通信方式においては、予備
セツトを設けて、回線断が生じた時例えば無線回
線ではフエージングにより回線断が生じたとき、
現用セツトから予備セツトへ切換えることにより
対処している。この場合、現用から予備セツトに
切換える際、一旦同期が外れた後再同期が行われ
るが、再同期が確立するまではデータの欠落が生
じる。そこで、僅かな時間におけるデータの欠落
が問題になるデジタル通信、特に高品質を要求さ
れる公衆回線においては、再同期時間の短縮は、
回線断時間の短縮の点から非常に重要な課題であ
る。
セツトを設けて、回線断が生じた時例えば無線回
線ではフエージングにより回線断が生じたとき、
現用セツトから予備セツトへ切換えることにより
対処している。この場合、現用から予備セツトに
切換える際、一旦同期が外れた後再同期が行われ
るが、再同期が確立するまではデータの欠落が生
じる。そこで、僅かな時間におけるデータの欠落
が問題になるデジタル通信、特に高品質を要求さ
れる公衆回線においては、再同期時間の短縮は、
回線断時間の短縮の点から非常に重要な課題であ
る。
しかしながら、PLL同期方式によつて速度変
換を行う場合には、ループ内分周比が大きいとル
ープ利得が大きくとれないので、同期引込みに時
間がかかるという不都合があつた。
換を行う場合には、ループ内分周比が大きいとル
ープ利得が大きくとれないので、同期引込みに時
間がかかるという不都合があつた。
第２図は、デジタル通信方式の受信側ベースバ
ンド信号処理部における、従来の速度変換用
PLL同期回路２０を中心とする速度変換部１０
を示し、第３図はその速度変換部のタイムチヤー
トを示し、第４図はその同期引込時のタイムチヤ
ートを示したものである。
ンド信号処理部における、従来の速度変換用
PLL同期回路２０を中心とする速度変換部１０
を示し、第３図はその速度変換部のタイムチヤー
トを示し、第４図はその同期引込時のタイムチヤ
ートを示したものである。
第２図の速度変換部の構成及び動作を第３図及
び第４図のタイムチヤート参照して説明すると、
入力端INからＭビツトのデータビツト及び（Ｎ
−Ｍ）ビツトの付加ビツトからなるフレーム間Ｎ
ビツトの入力データ（第３図ｂ）が、第１及び第
２のエラステイツクメモリ１１及び１２に供給さ
れる。
び第４図のタイムチヤート参照して説明すると、
入力端INからＭビツトのデータビツト及び（Ｎ
−Ｍ）ビツトの付加ビツトからなるフレーム間Ｎ
ビツトの入力データ（第３図ｂ）が、第１及び第
２のエラステイツクメモリ１１及び１２に供給さ
れる。
Ｄフリツプフロツプ１３、インバータ１４、第
１のカウンタセレクタ１５及び第２のカウンタセ
レクタ１６により、フレームパルスＦ（第３図ａ）
に同期して、第１及び第２のエラステイツクメモ
リ１１，１２は、リード，ライト信号（Ｒ／W1，
Ｒ／W2）により交互にリード，ライトが行われ、
一方がリードのときは他方ではライトが行われて
いる。
１のカウンタセレクタ１５及び第２のカウンタセ
レクタ１６により、フレームパルスＦ（第３図ａ）
に同期して、第１及び第２のエラステイツクメモ
リ１１，１２は、リード，ライト信号（Ｒ／W1，
Ｒ／W2）により交互にリード，ライトが行われ、
一方がリードのときは他方ではライトが行われて
いる。
ライト時は、入力クロツクCioを１／Ｎカウン
タ１７で０〜Ｎ−１までカウントしたアドレスを
選択して入力データの書込みが行れ、リード時
は、入力クロツクCioのＭ／Ｎ倍に同期した出力
クロツクCputを１／Ｍカウンタ１８で０〜Ｎ−１
までカウントしたアドレスを選択して読出しが行
われる。これにより、エラステイツクメモリ１
１，１２からは、フレーム間Ｍビツトのデータが
交互に出力される（第３図ｃ〜ｅ，ｆ〜ｈ）。こ
の結果、出力端OUTには、フレーム間Ｍビツト
の出力データが連続して送出される（第３図ｉ）。
タ１７で０〜Ｎ−１までカウントしたアドレスを
選択して入力データの書込みが行れ、リード時
は、入力クロツクCioのＭ／Ｎ倍に同期した出力
クロツクCputを１／Ｍカウンタ１８で０〜Ｎ−１
までカウントしたアドレスを選択して読出しが行
われる。これにより、エラステイツクメモリ１
１，１２からは、フレーム間Ｍビツトのデータが
交互に出力される（第３図ｃ〜ｅ，ｆ〜ｈ）。こ
の結果、出力端OUTには、フレーム間Ｍビツト
の出力データが連続して送出される（第３図ｉ）。
１／Ｎカウンタ１７は、フレームパルスＦでリ
セツトされ、このフレームパルスＦと同期した参
照パルスを発生してセツト・リセツト型の位相
比較器１９に供給する（第３図ｊ）。１／Ｍカウ
ンタ１８は出力クロツクCputの１／Ｍの比較パル
スを位相比較器１９に供給するが、この比較パ
ルスは参照パルスと位相を異するが同じ周波
数である（第３図ｋ）。
セツトされ、このフレームパルスＦと同期した参
照パルスを発生してセツト・リセツト型の位相
比較器１９に供給する（第３図ｊ）。１／Ｍカウ
ンタ１８は出力クロツクCputの１／Ｍの比較パル
スを位相比較器１９に供給するが、この比較パ
ルスは参照パルスと位相を異するが同じ周波
数である（第３図ｋ）。
セツト・リセツト型の位相比較器１９は参照パ
ルスでセツトされ比較パルスでリセツトされ
て位相誤差パルスを出力する（第３図ｌ）。位
相誤差パルスは低域フイルタ２１で直流化され
て電圧制御発振器２２の発振周波数を制御する。
ルスでセツトされ比較パルスでリセツトされ
て位相誤差パルスを出力する（第３図ｌ）。位
相誤差パルスは低域フイルタ２１で直流化され
て電圧制御発振器２２の発振周波数を制御する。
位相比較器１９、低域フイルタ２１、電圧制御
発振器２２は位相同期ループ（PLL）を形成し、
比較パルスを参照パルスに同期させる。同期
時すなわち正常動作時は、比較パルスは参照パ
ルスと１／２周期の位相差、すなわちＮビツト
間隔の参照パルスの中央Ｎ／２ビツトのところ
にある（第３図ｊ，ｋ）。
発振器２２は位相同期ループ（PLL）を形成し、
比較パルスを参照パルスに同期させる。同期
時すなわち正常動作時は、比較パルスは参照パ
ルスと１／２周期の位相差、すなわちＮビツト
間隔の参照パルスの中央Ｎ／２ビツトのところ
にある（第３図ｊ，ｋ）。
次にフエージング時、現用・予備セツト切替時
等により生じた同期はずれを再同期する同期引込
み動作を第４図によつて説明する。第４図は、同
期引込み開始時の位相関係を示すが、同期はずれ
が生ずると、参照パルス、比較パルス及び位
相誤差パルスの位相関係は、第４図のケース
１、ケース２のように変化する。ケース１は、正
常時すなわち同期時の位相関係に近いので、引込
み時間が短く速やかに同期される。ケース２は、
正常時とは大幅に位相が違うため引込みに時間が
かかり、同期引込みは速やかに行われない。
等により生じた同期はずれを再同期する同期引込
み動作を第４図によつて説明する。第４図は、同
期引込み開始時の位相関係を示すが、同期はずれ
が生ずると、参照パルス、比較パルス及び位
相誤差パルスの位相関係は、第４図のケース
１、ケース２のように変化する。ケース１は、正
常時すなわち同期時の位相関係に近いので、引込
み時間が短く速やかに同期される。ケース２は、
正常時とは大幅に位相が違うため引込みに時間が
かかり、同期引込みは速やかに行われない。
従来の高速PLL同期方式においては、同期外
れが生じると、前述のように、参照パルス、比
較パルス及び位相誤差パルスの位相関係は、
第４図のケース１、ケース２のように変化する。
そして、ケース１、ケース２及びその中間のもの
がランダムに発生するので、従来のPLL同期方
式では平均して引込み時間が大きく、再同期が速
やかに行われないという問題があつた。特に、
１／Ｍカウンタ１８の分周比Ｍを増大しループ内
分周比を大きくした場合は、PLLのループ利得
が減少するので、引込み時間が増大して同期に時
間がかかるという欠点があつた。
れが生じると、前述のように、参照パルス、比
較パルス及び位相誤差パルスの位相関係は、
第４図のケース１、ケース２のように変化する。
そして、ケース１、ケース２及びその中間のもの
がランダムに発生するので、従来のPLL同期方
式では平均して引込み時間が大きく、再同期が速
やかに行われないという問題があつた。特に、
１／Ｍカウンタ１８の分周比Ｍを増大しループ内
分周比を大きくした場合は、PLLのループ利得
が減少するので、引込み時間が増大して同期に時
間がかかるという欠点があつた。
本発明の目的は、従来のLL同期方式の問題点
を解消し、同期が大きく外れた場合も、ループ内
周比が大きい場合も、引込み時間すなわち同期時
間を大幅に短縮し、同期外れ時におけるデータの
欠落を最小限に抑えることができるようにしたデ
ジタル通信方式における高速な速度変換用PLL
同期方式を提供するにある。
を解消し、同期が大きく外れた場合も、ループ内
周比が大きい場合も、引込み時間すなわち同期時
間を大幅に短縮し、同期外れ時におけるデータの
欠落を最小限に抑えることができるようにしたデ
ジタル通信方式における高速な速度変換用PLL
同期方式を提供するにある。
本発明は、前述の課題を解決するために、
速度変換用発振器１８と該速度変換用発振器１
８の出力信号と参照信号との位相を比較する位相
比較器１９を有する速度変換用PLL同期部３０
を備え、参照信号のフレーム同期外れ信号により
速度変換用PLL同期部３０の位相比較器１９の
参照信号を強制的に同期状態の位相関係に設定し
て、フレーム同期信号の同期回復後速やかに
PLL同期を確立する高速PLL同期方式であつて、 (a) 速度変換用PLL同期部３０の位相比較器１
９に加えられる参照信号を、同期状態時のフレ
ーム同期信号と参照信号との位相差分遅延させ
る第１の遅延回路２３と、 (b) フレーム同期信号外れ信号を少なくともフレ
ーム同期信号の１周期分遅延させる第２の遅延
回路２４と、 (c) 第２の遅延回路２４の出力が存在するときの
第１の遅延回路２３の出力で速度変換用PLL
同期部３０の速度変換用発振器１８をリセツト
する手段２５、 を設けたことを特徴とする。
８の出力信号と参照信号との位相を比較する位相
比較器１９を有する速度変換用PLL同期部３０
を備え、参照信号のフレーム同期外れ信号により
速度変換用PLL同期部３０の位相比較器１９の
参照信号を強制的に同期状態の位相関係に設定し
て、フレーム同期信号の同期回復後速やかに
PLL同期を確立する高速PLL同期方式であつて、 (a) 速度変換用PLL同期部３０の位相比較器１
９に加えられる参照信号を、同期状態時のフレ
ーム同期信号と参照信号との位相差分遅延させ
る第１の遅延回路２３と、 (b) フレーム同期信号外れ信号を少なくともフレ
ーム同期信号の１周期分遅延させる第２の遅延
回路２４と、 (c) 第２の遅延回路２４の出力が存在するときの
第１の遅延回路２３の出力で速度変換用PLL
同期部３０の速度変換用発振器１８をリセツト
する手段２５、 を設けたことを特徴とする。
デジタル通信方式の受信側ベースバンド信号処
理部等におけるフレーム再同期確立過程は、例え
ばフエージング時は、フエージング発生→エラー
レイト劣化→フレーム同期はずれ→速度変換用
PLL同期回路の同期外れの順で同期外れが発生
し、フエージング復帰時は、フエージング復帰→
エラー減少→フレーム同期→速度変換用PLL同
期回路の同期→回線の確立の順で再同期が行われ
る。このように、再同期の場合には速度変換用
PLLの同期の前にフレーム同期が確立されてい
る。
理部等におけるフレーム再同期確立過程は、例え
ばフエージング時は、フエージング発生→エラー
レイト劣化→フレーム同期はずれ→速度変換用
PLL同期回路の同期外れの順で同期外れが発生
し、フエージング復帰時は、フエージング復帰→
エラー減少→フレーム同期→速度変換用PLL同
期回路の同期→回線の確立の順で再同期が行われ
る。このように、再同期の場合には速度変換用
PLLの同期の前にフレーム同期が確立されてい
る。
本発明は、この速度変換用PLLの同期が確立
する前にフレーム同期が確立されていることに着
目してなされたものである。
する前にフレーム同期が確立されていることに着
目してなされたものである。
すなわち、第１の遅延回路２３により、速度変
換用PLL同期部３０の位相比較器１９に加えら
れる参照信号を、同期状態時のフレーム同期信号
と参照信号との位相差分（例えば、フレーム同期
信号の1/2周期分）遅延させる。
換用PLL同期部３０の位相比較器１９に加えら
れる参照信号を、同期状態時のフレーム同期信号
と参照信号との位相差分（例えば、フレーム同期
信号の1/2周期分）遅延させる。
一方、第２の遅延回路２４により、フレーム同
期外れ信号を少なくともフレーム同期信号の１周
期分遅延させる。
期外れ信号を少なくともフレーム同期信号の１周
期分遅延させる。
手段２５は、第２の遅延回路２４の出力が存在
するときの第１の遅延回路２３の出力で速度変換
用LL同期部３０の速度変換用発振器１８をリセ
ツトする。
するときの第１の遅延回路２３の出力で速度変換
用LL同期部３０の速度変換用発振器１８をリセ
ツトする。
これにより、フレーム同期が回復した時点にお
いては、参照信号は強制的に同期状態時の位相位
置（例えば、フレーム同期信号の1/2周期分）に
設定されているので、速やかに同期を確立するこ
とができる。
いては、参照信号は強制的に同期状態時の位相位
置（例えば、フレーム同期信号の1/2周期分）に
設定されているので、速やかに同期を確立するこ
とができる。
このように、本発明は、フレーム同期外れ情報
を利用して、フレーム同期確立後の一定時間に速
度変換用PLLの位相比較器の比較側の入力位相
を強制的に正常状態の位相関係に修正して速度変
換用LLの引込み時間すなわち同期時間を短縮し、
これにより同期外れ時におけるデータの欠落を最
小限に抑えることができるようにしたものであ
る。
を利用して、フレーム同期確立後の一定時間に速
度変換用PLLの位相比較器の比較側の入力位相
を強制的に正常状態の位相関係に修正して速度変
換用LLの引込み時間すなわち同期時間を短縮し、
これにより同期外れ時におけるデータの欠落を最
小限に抑えることができるようにしたものであ
る。
本発明の一実施例を第５図及び第６図によつて
説明する。第５図は、本発明の速度変換用PLL
同期方式の一実施回路のブロツク図、第６図はそ
の同期引込み時のタイムチヤートを示したもので
ある。
説明する。第５図は、本発明の速度変換用PLL
同期方式の一実施回路のブロツク図、第６図はそ
の同期引込み時のタイムチヤートを示したもので
ある。
第５図において、３０は速度変換用PLL同期
部で、これを構成する諸要素中第２図に示した従
来例と同じものには同じ符号を付してある。すな
わち、１７は１／Ｎカウンタ、１８は１／Ｍカウ
ンタ、１９はセツト・リセツト型の位相比較器、
２１は低域フイルタ、２２は電圧制御発振器で、
従来と同様なもので構成することができる。
部で、これを構成する諸要素中第２図に示した従
来例と同じものには同じ符号を付してある。すな
わち、１７は１／Ｎカウンタ、１８は１／Ｍカウ
ンタ、１９はセツト・リセツト型の位相比較器、
２１は低域フイルタ、２２は電圧制御発振器で、
従来と同様なもので構成することができる。
２３は、同期信号すなわちフレームパルスＦと
同期関係にある参照パルスを1/2同期すなわち
Ｎ／２ビツト遅延させる第１の遅延回路である。
２４は図示しない同期外れ信号発生手段から同期
外れ信号を同期信号の１周期分すなわち１フレ
ーム分遅延させる第２の遅延回路である。２５は
第１及び第２の遅延回路２３，２４のアンド出力
で１／Ｍカウンタ１８をリセツトするアンド回路
である。
同期関係にある参照パルスを1/2同期すなわち
Ｎ／２ビツト遅延させる第１の遅延回路である。
２４は図示しない同期外れ信号発生手段から同期
外れ信号を同期信号の１周期分すなわち１フレ
ーム分遅延させる第２の遅延回路である。２５は
第１及び第２の遅延回路２３，２４のアンド出力
で１／Ｍカウンタ１８をリセツトするアンド回路
である。
速度変換用PLL同期部３０、第１及び第２の
遅延回路２３，２４及びアンド回路２５に関する
部分以外のベースバンド信号処理部の構成は第２
図と同様であり、１／Ｎカウンタ１７及び１／Ｍ
カウンタ１８の出力が第１及び第２のカウンタセ
レクタ１５，１６に供給されて、第２図と同様な
書込み読み出し動作が行われる。
遅延回路２３，２４及びアンド回路２５に関する
部分以外のベースバンド信号処理部の構成は第２
図と同様であり、１／Ｎカウンタ１７及び１／Ｍ
カウンタ１８の出力が第１及び第２のカウンタセ
レクタ１５，１６に供給されて、第２図と同様な
書込み読み出し動作が行われる。
同期外れ信号発生手段としては、例えば入力デ
ータの中のフレームパルスＦとベースバンド信号
処理部内にあるフレームパルスパターン発生器か
ら発生したフレームパターンに不一致が生じたと
き、その不一致フレームパルス数が、所定時間内
で一定数以上になつたことを検出して同期外れ信
号とする手段等、種々の公知の手段を用いること
ができる。
ータの中のフレームパルスＦとベースバンド信号
処理部内にあるフレームパルスパターン発生器か
ら発生したフレームパターンに不一致が生じたと
き、その不一致フレームパルス数が、所定時間内
で一定数以上になつたことを検出して同期外れ信
号とする手段等、種々の公知の手段を用いること
ができる。
次に第５図の同期引込み動作をを第６図のタイ
ムチヤートとともに説明する。
ムチヤートとともに説明する。
(a) フレーム同期外れが生じた後、時間T0にお
いてフレーム同期が確立するまでの動作 フエージング、現用・予備セツト切替等によ
り同期外れが生じると、図示しない同期外れ信
号発生手段から同期外れ信号が第２の遅延回
路２４に供給され、同期信号の１フレーム分
（１周期分）遅延されてアンド回路２５に供給
される（第６図）。アンド回路２５の他の入
力端には、１／Ｎカウンタ１７からの参照パル
スまる１が第１の遅延回路２３によつて同期信
号の1/2フレーム分（1/2周期分）すなわちＮ／
２ビツト遅延されて供給される（第６図，
）。
いてフレーム同期が確立するまでの動作 フエージング、現用・予備セツト切替等によ
り同期外れが生じると、図示しない同期外れ信
号発生手段から同期外れ信号が第２の遅延回
路２４に供給され、同期信号の１フレーム分
（１周期分）遅延されてアンド回路２５に供給
される（第６図）。アンド回路２５の他の入
力端には、１／Ｎカウンタ１７からの参照パル
スまる１が第１の遅延回路２３によつて同期信
号の1/2フレーム分（1/2周期分）すなわちＮ／
２ビツト遅延されて供給される（第６図，
）。
アンド回路２５は、第１及び第２の遅延回路
２３及び２４からの入力，のアンドをとつ
てリセツトパルス信号を発生して１／Ｍカウ
ンタ１８に供給する（第６図）。
２３及び２４からの入力，のアンドをとつ
てリセツトパルス信号を発生して１／Ｍカウ
ンタ１８に供給する（第６図）。
１／Ｍカウンタ１８は、アンド回路２５から
リセツトパルス信号が供給される毎にリセツ
トされるので、それから出力される比較パルス
は、参照パルスに対しＮ／２ビツト遅延さ
れている。
リセツトパルス信号が供給される毎にリセツ
トされるので、それから出力される比較パルス
は、参照パルスに対しＮ／２ビツト遅延さ
れている。
同期が確立していると、フレームパルスＦの
１周期はＮビツトとなるので、参照パルスと
比較パルスとはＮ／２ビツトすなわち1/2周
期の位相差になり直ちに同期が行われる。しか
しながら時間T0以前は同期外れ状態であるの
で、フレームパルスＦ及び参照パルスの間隔
はＮビツトから変動するので、位相誤差パルス
の幅も変動し、定常的な同期は行われない
（第６図）。
１周期はＮビツトとなるので、参照パルスと
比較パルスとはＮ／２ビツトすなわち1/2周
期の位相差になり直ちに同期が行われる。しか
しながら時間T0以前は同期外れ状態であるの
で、フレームパルスＦ及び参照パルスの間隔
はＮビツトから変動するので、位相誤差パルス
の幅も変動し、定常的な同期は行われない
（第６図）。
(b) フレーム同期が確立した時間T0以後の動作
時間T0においてフレーム同期が確立すると、
図示しない同期外れ信号発生手段からの同期外
れ信号の供給は、時間0において停止する
（第６図）。しかしながら、第２の遅延回路２
４によつて同期信号の１フレーム分遅延された
同期外れ信号が時間T1までアンド回路２５
に引続き供給される（第６図）。
時間T0においてフレーム同期が確立すると、
図示しない同期外れ信号発生手段からの同期外
れ信号の供給は、時間0において停止する
（第６図）。しかしながら、第２の遅延回路２
４によつて同期信号の１フレーム分遅延された
同期外れ信号が時間T1までアンド回路２５
に引続き供給される（第６図）。
一方、フレーム同期が確立した時間T0以降
は、フレームパルスＦ及び参照パルスは、正
しいＮビツトからなる周期で発生する。したが
つて、アンド回路２５から時間T0〜T1の間で
発生するリセツトパルスRS0は、そのときの参
照パルスRF0に対して正しく1/2周期（Ｎ／２
ビツト）遅れたものになる（第６図，，
）。
は、フレームパルスＦ及び参照パルスは、正
しいＮビツトからなる周期で発生する。したが
つて、アンド回路２５から時間T0〜T1の間で
発生するリセツトパルスRS0は、そのときの参
照パルスRF0に対して正しく1/2周期（Ｎ／２
ビツト）遅れたものになる（第６図，，
）。
アンド回路２５からのリセツトパルスRS0で
リセツトされた後Ｍビツト後に１／Ｍカウンタ
１８が発生する比較パルスCM0も、次の参照
パルスRF1に対して正しく1/2周期（Ｎ／２ビ
ツト）遅れたものになるので、直ちに同期引込
みが行われ、時間T1以降はPLL同期が確立す
る（第６図，，）。
リセツトされた後Ｍビツト後に１／Ｍカウンタ
１８が発生する比較パルスCM0も、次の参照
パルスRF1に対して正しく1/2周期（Ｎ／２ビ
ツト）遅れたものになるので、直ちに同期引込
みが行われ、時間T1以降はPLL同期が確立す
る（第６図，，）。
なお、第２の遅延回路２４の遅延時間は、そ
の間に少なくとも１個のＮ／２ビツト遅延され
た参照パルスが存在すればよいので、１フレ
ームすなわち１周期以上の遅延時間でもよい
が、同期確立後はリセツトパルスの存在は不
要であるので、１フレーム分あれば充分であ
る。
の間に少なくとも１個のＮ／２ビツト遅延され
た参照パルスが存在すればよいので、１フレ
ームすなわち１周期以上の遅延時間でもよい
が、同期確立後はリセツトパルスの存在は不
要であるので、１フレーム分あれば充分であ
る。
また、１／Ｍカウンタとして他のリセツト形
式の速度変換用発振器を用いることができる。
式の速度変換用発振器を用いることができる。
以上説明したことから明らかなように、本発明
によれば、PLLの位相比較器に加えられる入力
が強制的に同期状態の位相関係に修正されるの
で、同期が大きく外れた場合も、ループ内分周比
が大きくPLLループ利得が小さい場合も、フレ
ーム同期確立後は、１周期以内の極めて短い時間
でPLLの同期を確立することができる。これに
より、同期外れ時におけるデータの欠落を最小限
に抑えることができる。
によれば、PLLの位相比較器に加えられる入力
が強制的に同期状態の位相関係に修正されるの
で、同期が大きく外れた場合も、ループ内分周比
が大きくPLLループ利得が小さい場合も、フレ
ーム同期確立後は、１周期以内の極めて短い時間
でPLLの同期を確立することができる。これに
より、同期外れ時におけるデータの欠落を最小限
に抑えることができる。
第１図はデジタル通信方式の受信側ベースバン
ド部のブロツク図、第２図はデジタル通信方式の
受信側ベースバンド信号処理部における従来の速
度変換部のブロツク図、第３図は従来の速度変換
部のタイムチヤート、第４図は従来の速度変換部
のPLL同期回路の同期引込時のタイムチヤート、
第５図は本発明の速度変換用PLL同期方式の実
施回路のブロツク図、第６図は本発明の同期引込
時のタイムチヤートである。 １０……速度変換部、１１……第１のエラステ
イツクメモリ、１２……第２のエラステイツクメ
モリ、１３……Ｄフリツプフロツプ、１４……イ
ンバータ、１５……第１のカウンタセレクタ、１
６……第２のカウンタセレクタ、１７……１／Ｎ
カウンタ、１８……１／Ｍカウンタ、１９……位
相比較器、２０……速度変換PLL同期回路、２
１……低域フイルタ、２２……電圧制御発振器、
２３……第１の遅延回路、２４……第２の遅延回
路、２５……アンド回路、３０……速度変換用
PLL同期部。
ド部のブロツク図、第２図はデジタル通信方式の
受信側ベースバンド信号処理部における従来の速
度変換部のブロツク図、第３図は従来の速度変換
部のタイムチヤート、第４図は従来の速度変換部
のPLL同期回路の同期引込時のタイムチヤート、
第５図は本発明の速度変換用PLL同期方式の実
施回路のブロツク図、第６図は本発明の同期引込
時のタイムチヤートである。 １０……速度変換部、１１……第１のエラステ
イツクメモリ、１２……第２のエラステイツクメ
モリ、１３……Ｄフリツプフロツプ、１４……イ
ンバータ、１５……第１のカウンタセレクタ、１
６……第２のカウンタセレクタ、１７……１／Ｎ
カウンタ、１８……１／Ｍカウンタ、１９……位
相比較器、２０……速度変換PLL同期回路、２
１……低域フイルタ、２２……電圧制御発振器、
２３……第１の遅延回路、２４……第２の遅延回
路、２５……アンド回路、３０……速度変換用
PLL同期部。
Claims (1)
- 【特許請求の範囲】 １ 速度変換用発振器１８と該速度変換用発振器
１８の出力信号と参照信号との位相を比較する位
相比較器１９を有する速度変換用PLL同期部３
０を備え、参照信号のフレーム同期外れ信号によ
り速度変換用PLL同期部３０の位相比較器１９
の参照信号を強制的に同期状態の位相関係に設定
して、フレーム同期信号の同期回復後速やかに
PLL同期を確立する高速PLL同期方式であつて、 (a) 速度変換用PLL同期部３０の位相比較器１
９に加えられる参照信号を、同期状態時のフレ
ーム同期信号と参照信号との位相差分遅延させ
る第１の遅延回路２３と、 (b) フレーム同期外れ信号を少なくともフレーム
同期信号の１周期分遅延させる第２の遅延回路
２４と、 (c) 第２の遅延回路２４の出力が存在するときの
第１の遅延回路２３の出力で速度変換用PLL
同期部３０の速度変換用発振器１８をリセツト
する手段２５、 を設けたことを特徴とする高速PLL同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119007A JPS6010937A (ja) | 1983-06-30 | 1983-06-30 | 高速ｐｌｌ同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119007A JPS6010937A (ja) | 1983-06-30 | 1983-06-30 | 高速ｐｌｌ同期方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6010937A JPS6010937A (ja) | 1985-01-21 |
| JPH0216626B2 true JPH0216626B2 (ja) | 1990-04-17 |
Family
ID=14750683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119007A Granted JPS6010937A (ja) | 1983-06-30 | 1983-06-30 | 高速ｐｌｌ同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010937A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55135426A (en) * | 1979-04-09 | 1980-10-22 | Fujitsu Ltd | Phase synchronous oscillator |
-
1983
- 1983-06-30 JP JP58119007A patent/JPS6010937A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6010937A (ja) | 1985-01-21 |
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