JPS6010937A - 高速ｐｌｌ同期方式 - Google Patents
高速ｐｌｌ同期方式Info
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- JPS6010937A JPS6010937A JP58119007A JP11900783A JPS6010937A JP S6010937 A JPS6010937 A JP S6010937A JP 58119007 A JP58119007 A JP 58119007A JP 11900783 A JP11900783 A JP 11900783A JP S6010937 A JPS6010937 A JP S6010937A
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- pulse
- time
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋１１発明の技術分野
本発明は、デジタル通信信号を受信し、これを速度変換
するときの受信側信号処理部における速度変換用ＰＬＬ
（位相同期ループ）同期方式に関する。
するときの受信側信号処理部における速度変換用ＰＬＬ
（位相同期ループ）同期方式に関する。
（２）技術の背景
デジタル通信方式においては、第一図に示すように、受
信側においてデジタルデータをフレーム同期回路でフレ
ーム同期を取った後、速度変換信号処理部で速度変換を
施して出力することがしばしば行われる。例えば、画像
通信などのベースバンド伝送の場合、受信側のベースノ
＜ンド処理部は、ベースバンドの画像データのフレーム
同期を取った後、速度変換、信号処理を施して搬送°端
局へ送出している。そして、速度変換には安定に速度変
換ができることがらＰＬＬ同期方式が多く使用されてい
る。
信側においてデジタルデータをフレーム同期回路でフレ
ーム同期を取った後、速度変換信号処理部で速度変換を
施して出力することがしばしば行われる。例えば、画像
通信などのベースバンド伝送の場合、受信側のベースノ
＜ンド処理部は、ベースバンドの画像データのフレーム
同期を取った後、速度変換、信号処理を施して搬送°端
局へ送出している。そして、速度変換には安定に速度変
換ができることがらＰＬＬ同期方式が多く使用されてい
る。
このようなデジタル通信方式においては、予備セットを
設けて、回線断が生じた時例えば無線回線ではフェージ
ングにより回線断が生じたとき、現用セットから予備セ
・ノドへ切替えることにより対処している。この場合、
現用から予備セントに切替える際、一旦同期が外れた後
再同期が行われるが、再同期が確立するまではデータの
欠落が生じる。そこで、僅かな時間におけるデータの欠
落が問題になるデジタル通信、特に高品質を要求される
公衆回線においては、再同期時間の短縮は、回線断時間
の短縮の点から非常に重要な課題である。
設けて、回線断が生じた時例えば無線回線ではフェージ
ングにより回線断が生じたとき、現用セットから予備セ
・ノドへ切替えることにより対処している。この場合、
現用から予備セントに切替える際、一旦同期が外れた後
再同期が行われるが、再同期が確立するまではデータの
欠落が生じる。そこで、僅かな時間におけるデータの欠
落が問題になるデジタル通信、特に高品質を要求される
公衆回線においては、再同期時間の短縮は、回線断時間
の短縮の点から非常に重要な課題である。
しかしながら、ＰＬＬ同期方式によって速度変換を行う
場合には、ループ内分周比が大きいとループ利得が大き
くとれないので、同期引込みに時間がかかるという不都
合があった。
場合には、ループ内分周比が大きいとループ利得が大き
くとれないので、同期引込みに時間がかかるという不都
合があった。
（３）従来技術と問題点
第２図は、デジタル通信方式の受信側ベースバンド信号
処理部における、従来の速度変換用ＰＬＬ同期回路２０
を中心とする速度変換部１０を、第３図はその速度変換
部のタイムチャートを、第４図はその同期引込時のタイ
ムチャートを示したものである。
処理部における、従来の速度変換用ＰＬＬ同期回路２０
を中心とする速度変換部１０を、第３図はその速度変換
部のタイムチャートを、第４図はその同期引込時のタイ
ムチャートを示したものである。
第２図の速度変換部の動作を第３図及び第４図のタイム
チャートとともに簡単に説明すると、入力端ＩＮからＭ
ビットのデータビット及び（Ｎ−Ｍ）ビットの付加ビッ
トからなるフレーム間Ｎビットの入力データ（第３図（
ｂ））が、第１及び第２のエラステインクメモリ１１及
び１２に供給される。
チャートとともに簡単に説明すると、入力端ＩＮからＭ
ビットのデータビット及び（Ｎ−Ｍ）ビットの付加ビッ
トからなるフレーム間Ｎビットの入力データ（第３図（
ｂ））が、第１及び第２のエラステインクメモリ１１及
び１２に供給される。
Ｄフリップフロップ１３、インバータ１４、第１のカウ
ンタセレクタ１５及び第２のカウンタセレクタ１６によ
り、フレームパルスＦ（第３図（ａ））に同期して、第
１及び第２のエラステインクメモリ１１．１２は、リー
ド、ライト信号（Ｒ／Ｗｌ 、Ｒ／Ｗ２ ）により交互
にリード。
ンタセレクタ１５及び第２のカウンタセレクタ１６によ
り、フレームパルスＦ（第３図（ａ））に同期して、第
１及び第２のエラステインクメモリ１１．１２は、リー
ド、ライト信号（Ｒ／Ｗｌ 、Ｒ／Ｗ２ ）により交互
にリード。
ライトが行われ、一方がリードのときは他方ではライト
が行われている。
が行われている。
ライト時は、入力クロックＣｉｎを１／Ｎカウンタ１７
で０−Ｎ−１までカウントしたアドレスを選択して入力
データの書込みが行れ、リー ］ド時は、入力クロック
ＣｉｎのＭ／Ｎ倍に同期した出力クロックＣｏｕｔを１
／Ｍカウンタ１８で０−Ｍ−１までカウントしたアドレ
スを選択して読出しが行われる。これにより、エラステ
インクメモリ１１．１２からは、フレーム間Ｍビットの
データが交互に出力される（第３図（Ｃ）〜ｆｅ） 、
（ｒｌ 〜ｆｈ）） 、この結果、出力端ＯＵＴには
、フレーム間Ｍビットの出力データが連続して送出され
る（第３図（ｌ））。
で０−Ｎ−１までカウントしたアドレスを選択して入力
データの書込みが行れ、リー ］ド時は、入力クロック
ＣｉｎのＭ／Ｎ倍に同期した出力クロックＣｏｕｔを１
／Ｍカウンタ１８で０−Ｍ−１までカウントしたアドレ
スを選択して読出しが行われる。これにより、エラステ
インクメモリ１１．１２からは、フレーム間Ｍビットの
データが交互に出力される（第３図（Ｃ）〜ｆｅ） 、
（ｒｌ 〜ｆｈ）） 、この結果、出力端ＯＵＴには
、フレーム間Ｍビットの出力データが連続して送出され
る（第３図（ｌ））。
１／Ｎカウンタ１７は、フレームパルスＦでリセットさ
れ、このフレームパルスＦと同期した参照パルス■を発
生してセット・リセット型の位相比較器１９に供給する
（第３図（ｊ））。１７Ｍカウンタ１８は出力クロック
Ｃｏｕｔの１／Ｍの比較パルス■を位相比較器１９に供
給するが、この比較パルス■は参照パルス■と位相を異
にするが同じ周波数である（第３図（ト）））。
れ、このフレームパルスＦと同期した参照パルス■を発
生してセット・リセット型の位相比較器１９に供給する
（第３図（ｊ））。１７Ｍカウンタ１８は出力クロック
Ｃｏｕｔの１／Ｍの比較パルス■を位相比較器１９に供
給するが、この比較パルス■は参照パルス■と位相を異
にするが同じ周波数である（第３図（ト）））。
セント・リセット型の位相比較器１９は参照パルス■で
セントされ比較パルス■でリセ・ノドされて位相誤差パ
ルス■を出力する（第３図（１））。位相誤差パルス■
は低域フィルタ２１で直流化されて電圧制御発振器２２
の発振周波数を制御する。
セントされ比較パルス■でリセ・ノドされて位相誤差パ
ルス■を出力する（第３図（１））。位相誤差パルス■
は低域フィルタ２１で直流化されて電圧制御発振器２２
の発振周波数を制御する。
位相比較器１９、低域フィルタ２１、電圧制御発振器２
２は位相同期ループ（Ｐ Ｌ Ｌ）を形成し、比較パル
ス■を参照パルス■に同期させる。同期時すなわち正常
動作時は、比較パルス■は参照パルス■と１／２周期の
位相差、すなわちＮビット間隔の参照パルス■の中央Ｎ
／２ビツトのところにある（第３図（Ｊｌ 、 （ｋｌ
）。
２は位相同期ループ（Ｐ Ｌ Ｌ）を形成し、比較パル
ス■を参照パルス■に同期させる。同期時すなわち正常
動作時は、比較パルス■は参照パルス■と１／２周期の
位相差、すなわちＮビット間隔の参照パルス■の中央Ｎ
／２ビツトのところにある（第３図（Ｊｌ 、 （ｋｌ
）。
次にフェージング時、現用・予備セント切替時等により
生じた同期はずれを再同期する同期引込み動作を第４図
によって説明する。第４図は、同期引込み開始時の位相
関係を示すが、同期はずれが生ずると、参照パルス■、
比較パルス■及び位相誤差パルス■の位相関係は、第４
図のケース１、ケース２のように変化する。ケース１は
、正常時すなわち同期時の位相関係に近いので、引込み
時間が短く速やかに同期される。ケース２は、正常時と
は大幅に位相が違うため引込みに時間がかかり、同期引
込みは速やかに行われない。
生じた同期はずれを再同期する同期引込み動作を第４図
によって説明する。第４図は、同期引込み開始時の位相
関係を示すが、同期はずれが生ずると、参照パルス■、
比較パルス■及び位相誤差パルス■の位相関係は、第４
図のケース１、ケース２のように変化する。ケース１は
、正常時すなわち同期時の位相関係に近いので、引込み
時間が短く速やかに同期される。ケース２は、正常時と
は大幅に位相が違うため引込みに時間がかかり、同期引
込みは速やかに行われない。
ケース１．ケース２及びその中間のものがランダムに発
生するので、従来のＰＬＬ同期方式では平均して引込み
時間が大きく、再同期が速やかに行われないという問題
があった。特に、１／Ｍカウンタ１８の分周比Ｍを増大
しループ内分周比を大きくした場合は、ＰＬＬのループ
利得が減少するので、引込み時間が増大し同期に時間が
かかるという欠点があった。
生するので、従来のＰＬＬ同期方式では平均して引込み
時間が大きく、再同期が速やかに行われないという問題
があった。特に、１／Ｍカウンタ１８の分周比Ｍを増大
しループ内分周比を大きくした場合は、ＰＬＬのループ
利得が減少するので、引込み時間が増大し同期に時間が
かかるという欠点があった。
（４）発明の目的
本発明の目的は、従来のＰＬＬ同期方式の問題点を解消
し、同期が大きく外れた場合も、ループ内分周比が大き
い場合も、引込み時間すなわち同期時間を大幅に短縮で
きるようにしたデジタル通信方式における高速な速度変
換用ＰＬＬ同期方式を提供するにある。
し、同期が大きく外れた場合も、ループ内分周比が大き
い場合も、引込み時間すなわち同期時間を大幅に短縮で
きるようにしたデジタル通信方式における高速な速度変
換用ＰＬＬ同期方式を提供するにある。
（５）発明の構成
本発明は、前記目的を達成するために、デジタル通信方
式の受信側信号処理部の速度変換用ＰＬＬ同期方式にお
いて、速度変換用ＰＬＬ同期部と、同期外れ信号供給手
段と、同期外れ信号により速度変換用ＰＬＬ同期部の位
相比、岐器の入力信号を強制的に同期状態の位相関係に
する位相修正手段とを有し、同期信号の同期俊速やかに
ＰＬＬ同期を確立することを特徴とするものである。
式の受信側信号処理部の速度変換用ＰＬＬ同期方式にお
いて、速度変換用ＰＬＬ同期部と、同期外れ信号供給手
段と、同期外れ信号により速度変換用ＰＬＬ同期部の位
相比、岐器の入力信号を強制的に同期状態の位相関係に
する位相修正手段とを有し、同期信号の同期俊速やかに
ＰＬＬ同期を確立することを特徴とするものである。
（６）発明の実施例
デジタル通信方式の受信側ヘースバンド信号処理部にお
けるフレーム再同期確立過程は、例えばフェージング時
は、フェージング発生→エラーレイト劣化−フレーム同
期はずれ一速度変換用ＰＬＬ同期回路の同期外れの順で
同期外れが発生し、フェージング復帰時は、フェージン
グ復帰−エラー減少−フレーム同期−速度変換用ＰＬＬ
同期回路の同期−回線の確立の順で再同期が行われる。
けるフレーム再同期確立過程は、例えばフェージング時
は、フェージング発生→エラーレイト劣化−フレーム同
期はずれ一速度変換用ＰＬＬ同期回路の同期外れの順で
同期外れが発生し、フェージング復帰時は、フェージン
グ復帰−エラー減少−フレーム同期−速度変換用ＰＬＬ
同期回路の同期−回線の確立の順で再同期が行われる。
このように、再同期の場合には速度変換用ＰＬＬの同期
の前にフレーム同期が確立されている。
の前にフレーム同期が確立されている。
本発明は、この速度変換用ＰＬＬの同期が確 １立する
前にフレーム同期が確立されていることに着目し、フレ
ーム同期外れ情報を利用して、フレーム同期確立後の一
定時間に速度変換用ＰＬＬの位相比較器の比較側の入力
位相を強制的に正常状態の位相関係に修正して、速度変
換用ＰＬＬの引込み時間すなわち同期時間を短縮するよ
うにしたものである。
前にフレーム同期が確立されていることに着目し、フレ
ーム同期外れ情報を利用して、フレーム同期確立後の一
定時間に速度変換用ＰＬＬの位相比較器の比較側の入力
位相を強制的に正常状態の位相関係に修正して、速度変
換用ＰＬＬの引込み時間すなわち同期時間を短縮するよ
うにしたものである。
以下、本発明の一実施例を第５図及び第６図によって説
明する。第５図は、本発明の速度変換用ＰＬＬ同期方式
の一実施回路のブロック図、第６図はその同期引込み時
のタイムチャートを示したものである。
明する。第５図は、本発明の速度変換用ＰＬＬ同期方式
の一実施回路のブロック図、第６図はその同期引込み時
のタイムチャートを示したものである。
第５図において、３０は速度変換用ＰＬＬ同期部で、こ
れを構成する諸要素中箱２図に示した従来例と同じもの
には同じ符号を付しである。
れを構成する諸要素中箱２図に示した従来例と同じもの
には同じ符号を付しである。
すなわち、１７は１／Ｎカウンタ、１８は１／Ｍカウン
ク、１９はセット・リセット型の位相比較器、２１は低
域フィルタ、２２は電圧制御発振器で、従来と同様なも
ので構成することができる。
ク、１９はセット・リセット型の位相比較器、２１は低
域フィルタ、２２は電圧制御発振器で、従来と同様なも
ので構成することができる。
２３は、同期信号すなわちフレームパルスＦと同期関係
にある参照パルス■を１／２同期すなわちＮ／２ビツト
遅延させる第１の遅延回路である。２４は図示しない同
期外れ信号発生手段から同期外れ信号■を同期信号の１
周期分すなわち１フレ一ム分遅延させる第２の遅延回路
である。２５は第１及び第け２の遅延回路２３゜２４の
アンド出力で１／Ｍカウンタ１８をリセットするアンド
回路である。
にある参照パルス■を１／２同期すなわちＮ／２ビツト
遅延させる第１の遅延回路である。２４は図示しない同
期外れ信号発生手段から同期外れ信号■を同期信号の１
周期分すなわち１フレ一ム分遅延させる第２の遅延回路
である。２５は第１及び第け２の遅延回路２３゜２４の
アンド出力で１／Ｍカウンタ１８をリセットするアンド
回路である。
速度変換用ＰＬＬ同期部３０、第１及び第２の遅延回路
２３．２４及びアンド回路２５に関する部分以外のヘー
スバンド信号処理部の構成は第２図と同様であり、１／
Ｎカウンタ１７及び１／Ｍカウンタ１８の出力が第１及
び第２のカウンタセレクタ１５．１６に供給されて、第
２図と同様な書込み読み出し動作が行われる。
２３．２４及びアンド回路２５に関する部分以外のヘー
スバンド信号処理部の構成は第２図と同様であり、１／
Ｎカウンタ１７及び１／Ｍカウンタ１８の出力が第１及
び第２のカウンタセレクタ１５．１６に供給されて、第
２図と同様な書込み読み出し動作が行われる。
同期外れ信号発生手段としては、例えば入力データの中
のフレームパルスＦとベースバンド信号処理部内にある
フレームパルスパターン発生器から発生したフレームバ
クーンに不一致が生じたとき、その不一致フレームパル
ス数が、所定時間内で一定数以上になったことを検出し
て同期外れ信号とする手段等、種々の公知の手段を用い
ることができる。
のフレームパルスＦとベースバンド信号処理部内にある
フレームパルスパターン発生器から発生したフレームバ
クーンに不一致が生じたとき、その不一致フレームパル
ス数が、所定時間内で一定数以上になったことを検出し
て同期外れ信号とする手段等、種々の公知の手段を用い
ることができる。
次に第５図の同期引込み動作を第６図のタイムチャート
とともに説明する。
とともに説明する。
（ａｌ フレーム同期外れが生じた後、時間Ｔｏにおい
てフレーム同期が確立するまでの動作フェージング、現
用・予備セット切替等により同期外れが生じると、図示
しない同期外れ信号発生手段から同期外れ信号■が第２
の遅延回路２４に供給され、同期信号の１フレ一ム分（
１周期分）遅延されてアンド回路２５に供給される−（
第６図■）。アンド回路２５の他方の入力端には、１／
Ｎカウンタ１７からの参照パルス■が第１の遅延回路２
３によって同期信号の１／２フレ一ム分（１／２周期分
）すなわちＮ／２ビツト遅延されて供給される（第６図
■。
てフレーム同期が確立するまでの動作フェージング、現
用・予備セット切替等により同期外れが生じると、図示
しない同期外れ信号発生手段から同期外れ信号■が第２
の遅延回路２４に供給され、同期信号の１フレ一ム分（
１周期分）遅延されてアンド回路２５に供給される−（
第６図■）。アンド回路２５の他方の入力端には、１／
Ｎカウンタ１７からの参照パルス■が第１の遅延回路２
３によって同期信号の１／２フレ一ム分（１／２周期分
）すなわちＮ／２ビツト遅延されて供給される（第６図
■。
■）。
アンド回路は、第１及び第２の遅延回路からの入力■、
■のアンドをとってリセ・ノドパルス信号■を発生して
１／Ｍカウンタ１８に供給する（第６図■）。
■のアンドをとってリセ・ノドパルス信号■を発生して
１／Ｍカウンタ１８に供給する（第６図■）。
１／Ｍカウンタ１８は、アンド回路２５からリセットパ
ルス信号■が供給される毎にリセ・７トされるので、そ
れから出力される比較パルス■は、参照パルス■に対し
Ｎ／２ビ・ノド遅延されている。
ルス信号■が供給される毎にリセ・７トされるので、そ
れから出力される比較パルス■は、参照パルス■に対し
Ｎ／２ビ・ノド遅延されている。
同期が確立していると、フレームパルスＦの１周期はＮ
ビットとなるので、参照パルス■と比較パルス■とはＮ
／２ビツトすなわち１／２周期の位相差になり直ちに同
期が行われる。しかしながら、時間ＴＯ以前は同期外れ
状態であるので、フレームパルスＦ及び参照パルス■の
間隔はＮビットから変動するので、位相誤差パルス■の
幅も変動し、定常的な同期は行われない（第６図■）。
ビットとなるので、参照パルス■と比較パルス■とはＮ
／２ビツトすなわち１／２周期の位相差になり直ちに同
期が行われる。しかしながら、時間ＴＯ以前は同期外れ
状態であるので、フレームパルスＦ及び参照パルス■の
間隔はＮビットから変動するので、位相誤差パルス■の
幅も変動し、定常的な同期は行われない（第６図■）。
ｉｂｌ フレーム同期が確立した時間ＴＯ以後の動作時
間Ｔｏにおいてフレーム同期が確立すると、図示しない
同期外れ信号発汗手段からの同期外 １れ信号■の供給
は、時間ＴＯにおいて停止する（第６図■）。しかしな
がら、第２の遅延回路２４によって同期信号の１フレ一
ム分遅延された同期外れ信号■が時間Ｔｌまでアンド回
路２５に引き続き供給される（第６図■）。
間Ｔｏにおいてフレーム同期が確立すると、図示しない
同期外れ信号発汗手段からの同期外 １れ信号■の供給
は、時間ＴＯにおいて停止する（第６図■）。しかしな
がら、第２の遅延回路２４によって同期信号の１フレ一
ム分遅延された同期外れ信号■が時間Ｔｌまでアンド回
路２５に引き続き供給される（第６図■）。
一方、フレーム同期が確立した時間ＴＯ以降は、フレー
ムパルスＦ及び参照パルス■ハ、正しいＮビットからな
る周期で発生する。したがって、アンド回路２５から時
間ＴＯ〜Ｔ１の間で発生ずるリセットパルスＲ３ｏは、
そのときの参照パルスＲＦｏに対して正しく１／２周期
くＮ／２ビツト）遅れたものになる（第６図■。
ムパルスＦ及び参照パルス■ハ、正しいＮビットからな
る周期で発生する。したがって、アンド回路２５から時
間ＴＯ〜Ｔ１の間で発生ずるリセットパルスＲ３ｏは、
そのときの参照パルスＲＦｏに対して正しく１／２周期
くＮ／２ビツト）遅れたものになる（第６図■。
■、■）。
アンド回路２５からのりセントパルスＲ３゜でリセット
された後Ｍビット後に１／Ｍカウンタ１８が発生する比
較パルスＣＭｏも、次の参照パルスＲＦ＋に対して正し
く１／２周期（Ｎ／２ビツト）遅れたものになるので、
直ちに同期引込みが行われ、時間Ｔ＋以降はＰＬＬ同期
が確立する（第６図■、■、■）。
された後Ｍビット後に１／Ｍカウンタ１８が発生する比
較パルスＣＭｏも、次の参照パルスＲＦ＋に対して正し
く１／２周期（Ｎ／２ビツト）遅れたものになるので、
直ちに同期引込みが行われ、時間Ｔ＋以降はＰＬＬ同期
が確立する（第６図■、■、■）。
なお、第２の遅延回路２４の遅延時間は、その間に少く
とも１個のＮ／２ビ・ノド遅延された参照パルス■が存
在すればよいので、■フレームすなわち１周期以上の遅
延時間でもよいが、同期確立後はリセットパルス■の存
在は不要であるので、１フレ一ム分あれば充分である。
とも１個のＮ／２ビ・ノド遅延された参照パルス■が存
在すればよいので、■フレームすなわち１周期以上の遅
延時間でもよいが、同期確立後はリセットパルス■の存
在は不要であるので、１フレ一ム分あれば充分である。
また、同期信号は、フレームパルス信号に限定されるも
のではなく、一定周期の同期パルスであればよく、１／
Ｍカウンクとして他のリセット形式の速度変換用発振器
を用いることができる。
のではなく、一定周期の同期パルスであればよく、１／
Ｍカウンクとして他のリセット形式の速度変換用発振器
を用いることができる。
（７）発明の詳細
な説明したことから明らかなように、本発明によれば、
ＰＬＬの位相比較器に加えられる入力が強制的に同期状
態の位相関係に修正されるので、同期が大きく外れた場
合も、ループ内分周比が大きく ＰＬＬループ利得が小
さｌ、Ｎ場合も、フレーム同期確立後は、１周期以内の
極めて短い時間でＰＬＬの同期を確立することができる
。
ＰＬＬの位相比較器に加えられる入力が強制的に同期状
態の位相関係に修正されるので、同期が大きく外れた場
合も、ループ内分周比が大きく ＰＬＬループ利得が小
さｌ、Ｎ場合も、フレーム同期確立後は、１周期以内の
極めて短い時間でＰＬＬの同期を確立することができる
。
第１図はデジタル通信方式の受信側ベースバンド部のブ
ロック図、第２図はデジタル通信方式の受信側ベースバ
ンド信号処理部における従来の速度変換部のブロック図
、第３図は従来の速度変換部のタイムチャート、第４図
は従来の速度変換部のＰＬＬ同期回路の同期引込時のタ
イムチャート、第５図は本発明の速度変換用ＰＬＬ同期
方式の実施回路のブロック図、第６図は本発明の同期引
込時のタイムチャートである。 １０・・・速度変換部、１１・・・第１のエラステイン
クメモリ、１２・・・第２のエラステインクメモリ、１
３・・・Ｄフリップフロップ、１４・・・インバータ、
１５・・・第１のカウンタセレクタ、１６・・・第２の
カウンタセレクタ、１７・・・１／Ｎカウンタ、１８・
・・１／Ｍカウンク、１９・・・位相比較器、２０・・
・速度変換ＰＬＬ同期回路、２１・・・低域フィルタ、
２２・・・電圧制御発振器、２３・・・第１の遅延回路
、２４・・・第２の遅延回路、２５・・・アンド回路、
３０・・・速度変換用ＰＬＬ同期部。
ロック図、第２図はデジタル通信方式の受信側ベースバ
ンド信号処理部における従来の速度変換部のブロック図
、第３図は従来の速度変換部のタイムチャート、第４図
は従来の速度変換部のＰＬＬ同期回路の同期引込時のタ
イムチャート、第５図は本発明の速度変換用ＰＬＬ同期
方式の実施回路のブロック図、第６図は本発明の同期引
込時のタイムチャートである。 １０・・・速度変換部、１１・・・第１のエラステイン
クメモリ、１２・・・第２のエラステインクメモリ、１
３・・・Ｄフリップフロップ、１４・・・インバータ、
１５・・・第１のカウンタセレクタ、１６・・・第２の
カウンタセレクタ、１７・・・１／Ｎカウンタ、１８・
・・１／Ｍカウンク、１９・・・位相比較器、２０・・
・速度変換ＰＬＬ同期回路、２１・・・低域フィルタ、
２２・・・電圧制御発振器、２３・・・第１の遅延回路
、２４・・・第２の遅延回路、２５・・・アンド回路、
３０・・・速度変換用ＰＬＬ同期部。
Claims (1)
- 【特許請求の範囲】 １、デジタル通信方式の受信側信号処理部の速度変換用
ＰＬＬ同期方式において、速度変換用ＰＬＬ同期部と、
同期外れ信号供給手段と、同期外れ信号により速度変換
用ＰＬＬ同期部の位相比較器の入力信号を強制的に同期
状態の位相関係にする位相修正手段とを有し、同期信号
の同期俊速やかにＰＬＬ同期を確立することを特徴とす
る高速ＰＬＬ同期方式。 ２、位相修正手段が、速度変換用ＰＬＬ同期部の位相比
較器に加えられる参照信号を同期信号の１／２同期分遅
延させる第１の遅延回路と、同期外れ信号を少くとも同
期信号の１周期分遅延させる第２の遅延回路と、第２の
遅延回路の出力が存在するとき第１の遅延回路の出力で
速度変換用ＰＬＬ同期部の速度変換用発振器をリセット
する手段を有することを特徴とする第１項記載の高速Ｐ
ＬＬ同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119007A JPS6010937A (ja) | 1983-06-30 | 1983-06-30 | 高速ｐｌｌ同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119007A JPS6010937A (ja) | 1983-06-30 | 1983-06-30 | 高速ｐｌｌ同期方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6010937A true JPS6010937A (ja) | 1985-01-21 |
| JPH0216626B2 JPH0216626B2 (ja) | 1990-04-17 |
Family
ID=14750683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119007A Granted JPS6010937A (ja) | 1983-06-30 | 1983-06-30 | 高速ｐｌｌ同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010937A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55135426A (en) * | 1979-04-09 | 1980-10-22 | Fujitsu Ltd | Phase synchronous oscillator |
-
1983
- 1983-06-30 JP JP58119007A patent/JPS6010937A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55135426A (en) * | 1979-04-09 | 1980-10-22 | Fujitsu Ltd | Phase synchronous oscillator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0216626B2 (ja) | 1990-04-17 |
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