JPH0216629A - ディスプレイ画面確認方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ビットマツプディスプレイ装置の量産検査時などで表示
内容をテストパターンと比較して正しいか否かを！認す
るディスプレイ画面確認方式に関し、 目視検査の非能率性を排し、長時間連続ランニングテス
トにも有効で、正確に行い得ることを目的とし、 ビットデータを圧縮するビットデータ圧縮手段を備え、
テストパターンの表示に際し、フレームメモリに展開さ
れたビットデータを読み出し、該ビットデータを前記ビ
ットデータ圧縮手段により圧縮し、予め正常な装置で得
られている基準圧縮データと比較して検査を行うように
構成する。

〔産業上の利用分野〕

本発明は、ビットマツプディスプレイ装置の量産検査時
などで表示内容をテストパターンと比較して正しいか否
かを確認するディスプレイ画面確認方式に関し、特に、
目視に頼らない確認方式に関する。

〔従来の技術〕

現在ビットマツプディスプレイ装置の量産検査の際には
、ディスプレイ画面に多くのテストパターンを表示して
、表示内容が正しいか否かを確認し、装置の正常性を保
証しているが、従来より、その確認は人間の目視で行わ
れている。

エンジニアリングワークステーション等の高性′能ビッ
トマツプディスプレイ装置において、ディスプレイ画面
であるＣＲＴに描画される文字１図形、イメージ画像な
どは、ＩＳＯ，ＡＳＣＩ　Ｉ。

ＥＢＣＤＩＣ等の文字コードを文字のドツトフォントに
変換する機能や、図形における円や線分のベクトルを発
生させる７０機能や、イメージデータの圧縮／伸長を行
うＣＥＰ機能や、画像データの色変換機能など、多くの
ハードウェアやファームウェア（マイクロプログラム）
の機能により、最終的にＣＲＴ画面に表示するドツトパ
ターンが作られ、そのビットデータがフレームメモリに
展開されて、フレームメモリの内容がＣＲＴ画面に映し
出される。これら多くの機能を備えたディスプレイ装置
に対して、中央処理装置により、コマンドを発して各種
オーダについての終結割込みや、終結時の各種ステータ
スでチエツクはなされるが、最終結果として出力される
フレームメモリへのビットデータは、ＣＲＴやプリンタ
等の出力専用の装置に出力データのリード機能がないた
め人間の目視に頬っていた。

〔発明が解決しようとする課題〕

しかしながら、目視によるディスプレイ画面の確認は、
１人の検査員が１装置しか検査できず、連続的に表示さ
れるパターンの良否を短時間で判定するにはかなりの熟
練を要する。また、温度。

周波数、振動、電波の各種マージンテストなど、４時間
を越える連続ランニングを必要とするような長時間テス
トの場合も、目視による確認は無理で、正確さを欠くこ
とになる。

本発明は、このような課題に鑑みて創案されたもので、
目視検査の非能率性を排し、長時間連続ランニングテス
トにも有効で、正確に行い得るディスプレイ画面確認方
式を提供することを目的としている。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。本発明における上
記目的を達成するための手段は、第１図に示すように、
主制御装置ｌの指令によりフレームメモリ２ａヘビツト
展開を行い表示をなすビットマツプディスプレイ装置２
のディスプレイ画面確認方式であって、ビットデータを
圧縮するビットデータ圧縮手段３を備え、テストパター
ンの表示に際し、フレームメモリ２ａに展開されたビッ
トデータを読み出し、該ビットデータを前記ビットデー
タ圧縮手段３により圧縮し、予め正常な装置で得られて
いる基準圧縮データ４と比較して検査を行うディスプレ
イ画面確認方式によるものとする。

〔作用〕

本発明では第１図に示す如く、主制御装置１がディスプ
レイ装置２に対して、所定のテストパターンの表示指令
を発し、これによりディスプレイ装ｗ２では、種々の機
能によりフレームメモリ２ａ内にビットが展開され、デ
ィスプレイ画面２ｂに表示がなされる。この時そのフレ
ームメモリ２ａからビットデータを読み出し、例えばフ
レームメモリ２ａ内の１ラスクのビット列単位にブロッ
ク化して、ビットデータ圧縮手段３によりブロック化し
たビット列ごとに、例えば１ｂｙｔｅ程度に圧縮する。

そして、この圧縮データと予め保持されている基準圧縮
データ４との比較が行われる。この基準圧縮データ４は
、正常なディスプレイ装置において同じテストパターン
で同じデータ圧縮手段により得られた圧縮データである
。これにより、最終的に生成されたディスプレイ画面デ
ータであるフレームメモリ２ａ内のビットデータが検査
される。

ビットデータ圧縮手段３は、例えばＣＲＣ（Ｃｙｃｌｉ
ｃ　　Ｒｅｄｕｎｄａｎｃｙ　Ｃｈｅｃｋ）で利用され
る手段などによりなされるものである。第２図はそのＣ
ＲＣの一方式であるシグネチャアナリシス（ｓｉｇ−ｎ
ａｔｕｒｅ　ａｎａｌ　ｙｓｉｓ）方式の説明図である
。同図において、■はＥＯＲ（排他的論理和）、２０〜
２６はシフトレジスタであり矢印はそのシフト方向を示
している。同方式は、（Ｉｎｐｕｔ　）としてフレーム
メモリから読み出したビットデータのブロックをシリア
ルに順次入力し、全データのシフトインが完了した時に
、各シフトレジスタ２０〜２６に残ったＤＯ〜Ｄ６のビ
ットがそのブロックのシグネチャ値であり圧縮データと
なる。（Ｉｎｐｕｔ　）されるデータが異なればシグネ
チャ値は異なり、ブロックデータのエラーが検出される
。

第３図はデータ圧縮の、説明図である。同図に示すデー
タの圧縮は、１０２４ｘ２０４８ドツトからなるフレー
ムメモリ内の１ラスタ分の２０４８ビツトを１つのブロ
ックとして、前述のビットデータ圧縮手段であるシグネ
チャアナリシス方式により行うものである。その手順を
説明すると、■　各シフトレジスタの初期値を全て０”
とする。

■　フレームメモリからビットデータを読み出す。

■　読み出したデータを１ビツトずつ（Ｉｎｐｕｔ　）
に入力する。そして、各レジスタは次のような処理によ
りシフトが行われる。ここでＤＸｎ−、は、ＤＸｎの１
シフト前のシフトレジスタ内のデータを示す。

ＤＯｎ＝　（Ｉｎｐｕｔ）■Ｄ　６ｎ−。

Ｄ１ｎ＝ＤＯｎ。

Ｄ　２ｒ＋　＝　Ｄ　ｌｎ−＋　のＤ６ｎ−。

Ｄ　３ｎ　＝　Ｄ　２ｎ−＋ Ｄ４ｎ＝Ｄ３ｎ−−■Ｄ６ｎ−。

Ｄ５ｎ＝Ｄ４ｎ−＋ Ｄ６ｎ＝Ｄ５ｎ−１■Ｄ６ｎ−。

■　ｌラスタ分（２０４８ビツト）の入力及び上記シフ
ト演算が終了したら、その時の各レジスタのＤＯ〜Ｄ６
をシグネチャ値として保持する。

■　全ラスタについて上記■〜■の処理を繰り返す。

第４図は上記方式におけるシフト処理の説明図である。

同図においてＴＯ〜Ｔ７・・・はシフト状態の時系列を
示すもので、（Ｉｎｐｕｔ　）−として’１０１０１１
００・・・”のビットデータ列が順次入力された場合の
シフト及び演算によるそれぞれのレジスタ内のデータ（
Ｄｏ〜Ｄ６　）の変化を示している。

上記処理により、７ビツトからなる各ラスタのシグネチ
ャ値が１０２４個得られ、予め正常な装置で同様に作成
されたシグネチャ値と比較することにより、フレームメ
モリ内のビットの正誤が判定される。

尚、フレームメモリ内でソフトエラーが存在する可能性
があり、実際のディスプレイ画面上で１ドツトぐらいの
反転は見た目では問題にならないことを考慮して、不一
致うスク数の許容値を決めておく必要がある。

また、正常な装置で作成されたシグネチャ値を基準圧縮
データとして保持するが、上記において１０２４個のシ
グネチャ値をビットデータと見れば、さらに圧縮するこ
とができ、圧縮データとしてのシグネチャ値を減少させ
ることができる。

さらに、上記のデータ圧縮では、横方向にシグネチャ値
を求めるために、３２ビツトのレジスタを６４コ使用し
て２０４８回シフト演算する。これを１０２４行分実行
してシグネチャを求める。

この方法だと命令実行回数は ６４　Ｘ　２０４８　Ｘ　１０２４　＝　１３４２１７
７２８となる。

これを縦方向で行うと、３２ビツトのレジスタを７コ使
用し縦方向にメモリを１０２４回読み出し、それを６４
回（２０４８Ｂｉｔ　＋３２Ｂｉｔ　＝６４）繰返す。

この方法だと命令実行回数は１０２４　Ｘ　７　Ｘ　６
４　＝　４５８７５２１３４２１７７２Ｂ÷４５８７５
２ζ２９２．５となり２９２倍実行速度を上げることが
できる（ただし、繰返しの判定命令回数は含まない、又
レジスタは６４コまで使用可能とした場合）。

このようにデータ圧縮手段を備えることにより、フレー
ムメモリ内のビットデータを圧縮することができるため
、基準圧縮データも保持可能となり、プログラムにより
フレームメモリ内のビットデータをチエツクでき、ディ
スプレイ画面の良否の検査を人間の目に頼らずに、正確
に行うことができる。特に、長時間ランニングテスト時
には、頻繁に行うことができ、エラーの時間関係なども
明確化できる。

〔実施例〕

以下図面を参照して、本発明の実施例を詳細に説明する
。

第５図は本発明を実施するエンジニアリングワークステ
ーションのハードウェア構成図である。

同図において、３０は主制御装置であるシステムプロセ
ッサ（ＳＰ）、３１はメインストレージュニッｌ−（Ｍ
ＳＵ）　、３２は上位装置又は他のエンジニアリングワ
ークステーションとの接続をなす回線用コントローラ、
３３はファイルコントロールユニット（ＦＣＵ）、３４
はマイクロディスク（ＭＤ）、３５はフロッピーディス
ク（ＦＰＤ）、３６はＳＰババスある。

４０はＳＰババス６に接続されるディスプレイ装置であ
る。このディスプレイ装置４０の構成において、４１は
ＳＰババス６との接続をなし、ディスプレイ装置４０全
体の制御を司るプレゼンテーションプロセッサ（ＰＰ）
、４２はＰＰ用のメモリユニット（ＰＭＵ）　、４３は
ビットマツププロセッサ（ＢＭＰ）、４４はＢＭＰ用の
ビットマツプメモリ　（ＢＭＭ）　、４５はフレームメ
モリユニット（ＦＭＵ）であり、１０２４ドツト×２０
４８ドツトのプレーンで構成され、モノクロの場合は１
プレーン、２５６色のカラー表示の場合は８ブレーンで
構成されている。４６はイメージプロセッサ（ＩＭＦ）
、４７はルックアップテーブルコントローラ、４８はビ
デオインプットプロセッサ、４９はシリアルインプット
アダプタ、５０はプレゼンテーションプロセッサ（ＰＰ
）バスである。

このディスプレイ装置４０には外部周辺装置としてイメ
ージスキャナ（ＩＳＣ）６０．ディスプレイ画面である
ＣＲＴ６１．イメージカメラ（ＩＯＡ）６２．キーボー
ド（ＫＢＤ）６３及びマウス（ＭＵＳ）６４が備えられ
ている。

このエンジニアリングワークステーションの製作時には
、そのテストの１つとして、テストパターンをＣＲＴ６
１に表示させてディスプレイ装置４０の表示機能の検査
を行っている。以下、本実施例におけるディスプレイ装
置４０の表示機能検査を説明する。

５Ｐ３０はディスプレイ装置４０にテストパターンを表
示させるべく、ＰＰ４１にテストパターン表示のコマン
ド及びデータを送る。これに対してＰＰ４１は、そのコ
マンド及びデータによりＢＭＰ４３あるいはＩＭＰ４６
を操作して、文字。

図形、イメージデータ等のドツトパターンを作成しＦＭ
Ｕ４５にテストパターンとなるビットデータが展開され
る。このＦＭＵ４５内のビットデータは随時ＣＲＴ６１
に読み出されて表示がなされる。テストパターンの表示
が終了すると、ＰＰ４１は５Ｐ３０に対して終結割込み
を行い、終結時の各種ステータスを提示する。５Ｐ３０
ではそのステータスによりディスプレイ装置４０の動作
状況をチエツクする。

５Ｐ３０は、ＰＰ４１からの終結割込みによる各種ステ
ータスのチエツクが終ると、ＰＰ４１に対してＦＭＵ４
５内に展開されているビットデータの読み出しを指示す
る。ＰＰ４１では図中破線■に示すようにＢＭＰ４３を
介してＦＭＵ４５からビットデータを読み出す。この読
み出しはＢＭＰ４３におけるマイクロプログラム制御に
より行われるが、図中■で示すように、ＦＭＵ４５から
ＰＰバス５０に通じる専用バスを設け、直接ＰＰ４１が
ＦＭＵ４５から読み出す構成にしても良い。

この場合ハードウェアは増加するが読み出しは高速化す
る。また、ＦＭＵ４５からのビットデータの読み出しは
、第６図に示すようにＦＭＵ４５内のプレーンのビット
配列に対して、３２ビット幅で縦方向に順次読み出され
る。

読み出されたビットデータはＰＰ４１から５Ｐ３０に送
られ、５Ｐ３０ではそのビットデータを内部に備えられ
ている３２ビツト幅のレジスタを９個使用して、シグネ
チャアナリシス方式によりデータ圧縮を行う。このデー
タ圧縮では使用する９個のレジスタのうち２個はセーブ
用に使われ、７個のレジスタに圧縮データであるシグネ
ヂャ値を得るが、第６図に示すように、ＦＭＵ４５内の
プレーンのビット配列において、３２ビツト×１０２４
ビツトのデータを１つのブロックとして１つのシグネチ
ャ値を得て、合計６４個のシグネチャ値を得る。使用す
るレジスタをＲＯ−Ｒ８（Ｒ７とＲ８をセーブ用レジス
タとする）として、その手順を説明する。尚、■はＥＯ
Ｒ（排他的論理和）の演算、矢印はデータの移動を示す
。

■　全てのレジスタの内容を“０”とする。

■　読み込まれたビットデータを３２ビツト単位に順次
（Ｉｎｐｕｔ　）データとして、次の■の処理をする。

■　ＲＯ−Ｒ７にセーブ、（Ｉｎｐｕｔ）■Ｒ６−ＲＯ
に格納。

■　Ｒ１→Ｒ８にセーブ、Ｒ７→Ｒ１に格納。

■　Ｒ２→Ｒ７にセーブ、Ｒ８■Ｒ６→Ｒ２に格納。

■　Ｒ３→Ｒ８にセーブ、Ｒ７→Ｒ３に格納。

■　Ｒ４→Ｒ７にセーブ、Ｒ８■Ｒ６→Ｒ４に格納。

■　Ｒ５→Ｒ８にセーブ、Ｒ７→Ｒ５に格納。

■　Ｒ８■Ｒ６→Ｒ６に格納。

［相］　■〜■を１０２４回繰り返し、最後に残ったＲ
Ｏ−Ｒ６内の値（３２ビツトＸ　７　＝　２８　ｂｙｔ
ｅ）を１つのシグネチャ値として、ＭＳＵ３１に格納す
る。

■　■〜［相］を６４回繰り返す。

以上ニヨリ、ＦＭＵ４５内の１プレーンのビットデータ
のシグネチャ値（３２ビツトＸ７Ｘ６４＝　１７９２ｂ
ｙｔｅ）が得られる。モノクロの場合は１プレ一ン分、
カラー２５６色の場合は８プレ一ン分のシグネチャ値を
求める。

ＭＳＵ３１には、予め正常な装置で同様にして得られた
シグネチャ値が基準圧縮データとして記憶されていて、
５Ｐ３０により、本装置で得られたシグネチャ値とその
基準シグネチャ値が比較される。この比較において比較
エラーとなった場合には、不一致ビット数が計数され、
許容値内であるかが判定され、許容値内であれば正常と
する。

この許容値はＣＲＴ６１に映し出される画面上のパター
ンが乱れない程度のビット数である。通常、フレームメ
モリ内のビットデータは画面上のイメージデータであり
、１ビット程度の反転は見た目では問題にならないため
、フレームメモリにビット検査のためにパリティビット
や、ＥＣＣ回路等を持たないのが普通であり、従って、
シグネチャ値の比較においても厳密な正確性は必要では
なく、許容値により冗長性を持たせている。さらに、こ
の許容値はプログラムにより外部より与えることにより
、検査における許容範囲が調整できる。

このように、ディスプレイ装置において種々の機能によ
り最終結果として作成されるフレームメモリへのビット
データのｉｌｌを、従来は画面に表示されたパターンに
対して人間の目視により行っていたものを、本実施例で
は、フレームメモリ内のビットデータを読み出して圧縮
し、正常な装置で得られている基準圧縮データと比較す
ることにより、その確認を装置内で行えるようになって
いる。従って、人間の目視に軌らないで済み、しかも長
時間ランニング検査などでは、プログラムにより定期的
に検査を行い記録することにより、時系列的に状況を把
握することができる。

また、上記実施例におけるシグネチャ値の作成において
は、フレームメモリ内のビット配列に対して、縦方向に
読み出して演算することにより、横方向に較べ精度は同
じであるが、演算速度が２９２倍早くなっている。

尚、上記実施例では３２ビツトのレジスタを使用して３
２ビツト単位に処理を行っているが、本発明はこれに限
定されるものではなく、メモリ上で行えばビット幅を可
変にして処理することができる。

〔発明の効果〕

以上説明したように、本発明によれば、ディスプレイ装
置において最終的に作成されるフレームメモリ内のビッ
トデータの確認を、装置内で行うことができるため、デ
ィスプレイ画面に対する人間の目視検査の非能率性を排
することができる。

さらに長時間ランニング検査では、プログラムにより定
期的に検査して記録することができるため、時間的状況
把握が容易でありきわめて有効となる。

また、画面の比較の判定において、許容値を容易に変更
できるため、正確でありしかも冗長性のある検査となる
。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図はデータ圧縮手段の説明図、 第３図はデータ圧縮の説明図、 第４図はシフト処理の説明図、 第５図は本発明を実施するハードウェア構成図、第６図
は実施例のデータ圧縮の説明図である。 １；主制御装置、 ２．４０；ディスプレイ装置、 ２ａＨフレームメモリ、 ２ｂ；ディスプレイ画面、 ３：データ圧縮手段、 ４；基準圧縮データ、 ２０〜２６；シフトレジスタ、 ３０；システムプロセッサ（ｓｐ）、 ３１；メインストレッジユニット（ＭＳｔＪ）、４１；
プレゼンテーションプロセッサ（ＰＰ）、４２；プレゼ
ンテーションメモリユニット（ＰＭＵ）、 ビットマツププロセッサ（ＢＭＰ）、 ビットマツプメモリ　（ＢＭＭ）、 フレームメモリユニット（ＦＭＵ）、 イメージプロセッサ（ＩＭＰ）、 ＣＲＴ。 第１図 データ圧Ａ市手玲のせ一萌図 第２図 実施例１でおｒｆろデーク圧禮Φ悦唱）呂第６図

Claims (1)

1. 【特許請求の範囲】 主制御装置（１）の指令によりフレームメモリ（２ａ）
   へビット展開を行い表示をなすビットマップディスプレ
   イ装置（２）のディスプレイ画面確認方式であって、 ビットデータを圧縮するビットデータ圧縮手段（３）を
   備え、 テストパターンの表示に際し、フレームメモリ（２ａ）
   に展開されたビットデータを読み出し、該ビットデータ
   を前記ビットデータ圧縮手段（３）により圧縮し、予め
   正常な装置で得られている基準圧縮データ（４）と比較
   して検査を行うことを特徴とするディスプレイ画面確認
   方式。