JPS6045455B2

JPS6045455B2 - プログラム進行状態表示装置

Info

Publication number: JPS6045455B2
Application number: JP52065692A
Authority: JP
Inventors: 秀夫浅野
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1977-06-06
Filing date: 1977-06-06
Publication date: 1985-10-09
Also published as: JPS54840A

Description

【発明の詳細な説明】本発明は、プログラム制御の計算機がプログラムを実行
していく順序を二次元画面に表示するプログラム進行状
態表示装置に関する。

複数のプログラムを多重処理している計算機のプログ
ラムの処理状態の監視やプログラム・デバッグを行なつ
たりするには、その計算機のプログラム進行状態を知ら
なければならない。

従来プログラムの進行状況を表わすにはソフトウェア
による方法やハードウェアによる方法などがある。

ソフトウェアによる方法としてトレース機能をもつプロ
グラム（以下トレーサと略称する）が知られている。ト
レーサは計算機がトレーサの対象となるプログラムの命
令を実行していくたびに計算機の内部状態をラインリ
ンタやキャラクタディスプレイ装置に表示していく。あ
るいは分岐命令を実行するたびにその命令のメモリ格納
番地と分岐命令の種類をキャラクタディスプレイ装置に
順次表示していく。これらの方法では詳しい情報が得ら
れるのでエラー個所がおおよそ見当がついている時には
有効である。しカルながらエラー個所が分らない場合に
は、情報が膨大であるし、列記式の表現法であるため、
エラー個所を見付けるのは難カルい。またトレースの対
象となるプログラムの１命令実行するたびにトレーサの
命令を数多く実行するので、プログラムの処理速度が非
常に遅くなる。それに伴ない、プログラムが周辺装置と
データを授受するタイミングが実際の動作とは異なるの
で、そのプログラム実行時に生ずる計算機と周辺装置と
のタイミングエラーによる誤動作を発見することができ
ない。ハードウェアによる方法として、計算機が実行
していく命令のメモリ格納番地を順次二次元画面Ｉこ表
示する方法や、画面の一方の軸の目盛をメモリ格納番地
の上位ビットの大きさに対応させ他方の軸の目盛を下位
ビットの大きさに対応させて、計算機が命令を実行して
いくに従い命令のメモリ格納番地に対応した画面の一点
をドット表示する門方法などがある。

これらの方法では、正常なプログラムの流れにおいては
実行するはずのない番地とその前後のプログラムの流れ
や、誤動作した前後のプログラムの流れは簡単に表示で
きる。誤動作の原因は往々にして誤動作よりはるか以前
に存在するので、この方法では原因となる所が表示され
ない場合が多い。又ループしている途中からのプログラ
ムの流れを知りたい場合、どの番地から表示するかを指
定するトリガの設定も難かしい。本発明の目的は、上記
のような問題点を解決するために、計算機が実行中のプ
ログラムを乱すことなく、かつ大記憶容量のメモリを必
要とせずにプログラムの進行状態を把握し易い表示方法
で二次元画面に表示する装置を提供することにある。以
下図面を参照して本発明を詳細に説明する。プログラム
の進行状態を知るには、計算機が命令を実行していく順
序（以下ステップ数と略す）と実行した命令のメモリ格
納番地が分かればよい。実際には、全ての命令を１つず
つ確めなくてもメモリに連絡して格納されている命令の
あつまり（以下ブロックと略す）にプログラムを分割し
て、それらのブロック内の命令が実行される順序をブロ
ック名の順序で表わすことによつてもプログラム進行状
態が分かる。このブロックとして分割する命令のあつま
りは、最小のものとして１命令であり、普通は小ループ
に対応し、長いものとしてはサブルーチン単位が考えら
れる。あるいは、プログラムを均等な長さに分割し各々
をブロックとする方法も考えられる。誤りの種類によつ
てプログラムの分割法は異なるので、どの命令からどの
命令までを１ブロックにするかの指定は、本装置の外部
から行なう。各ブロックが実行されていく順序を表わす
例を第１図に示す。

第１図では１６ケのブロックが表示−されている。画面
の一方の軸方向にブロック別を表わし、他方の軸にはス
テップ数を対応させる。第１図ては１ブロック内の命令
を実行している間は、そのブロックに対応した縦軸方向
の位置とその時のステップ数に対応した横軸方向の位置
に、１つのブロック内の命令を続けて実行した回数に比
例した長さの横棒で表示する。次にステップ数が増加し
他のブロック内の命令を始めると、そのブロックに対応
した縦軸方向の位置とステップ数に対応した横軸方向の
位置に、実行した回数に比例した長さの横棒で表示する
。表示しているブロック以外の命令を実行した場合はそ
のステップ数に対応した場所は空白となる。このような
表示をするのに必要な情報として、計算機が実行した命
令が振り分けられているブロック名とそのブロックが続
けて何回実行されたのかを示すステップ数とがある。

第２図に記憶様式の一例を示す。このメモリは１ワード
が８ビットで構成されている。１つのブロックを続けて
実行したステップ数を表わすのに必要なビット数が増減
するので、１つのブロック名と実行したステップ数を表
わすのに必要な語数は不定である。

各ブロックの最後の語の先頭ビットは１で、その他の語
は先頭ビットが０である。各ブロックの先頭語にはブロ
ック名とそれに対応したステップ数の１部あるいは全部
が格納されている。従つて第２図の例では、ブロック名
が（４）１００）２でありこのブロック内で続けて（Ｂ
ｌｒ・・・Ｂｌｑｂｌｐ・・・Ｂｌｎｂｌ′・・・Ｂｌ
ｌｂｌＯ）２回のステップを実行した事を表わす。なお
ステップ数の上位ビットと下位ビットを逆転してある。
これは、なるべく短い語数で表現するための一方法であ
る。次に実行するブロック名は（１１０１）２であり要
したステップ数は（Ｂ２ｘ・・・Ｂ２ｓｂ，・・・Ｂ２
ｑｂ２ｐ・・・Ｂ２ｎｂ２′・・・Ｂ２ｌｂ２Ｏ）２回
である。なお数字の添字は何進数であるかを示している
。以上述べた様な方法により、膨大な情報を、少ない記
憶容量で記憶し、プログラム進行状態を簡単に把握でき
る様になる。第３図Ａ，ｂは本発明の一実施例を示す図
である。

同図において±旦は問題となるプログラムを実行してい
るプログラム制御の計算機であり、２旦がプログラム状
態表示装置である。１１はプログラム・カウンタであり
、計算機±■が実行している命令のメモリ格納番地を示
している。

制御線１０１はプログラム・カウンタへのアクセス信号
であり、このアクセス信号によつてプログラム・カウン
タの内容が更新されていく。制御線１０２は、計算機↓
■の内部状態をクリアするシステムクリア線である。制
御線１０１にアクセス信号が出るたびに、カウンタ５０
の内容は＋１加算器５１によつて１を加える。このカウ
ンタ５０の内容は信号線５０１を通してデータ処理部４
０に入る。レジスタ３０は制御線１０１のアクセス信号
に同期してプログラムカウンタの内容を取り込みＡＤＲ
Ｓとしてデータ処理部４０に出力する。コンクールパネ
ル６０では、各ブロックが計算機１０の主メモリの何番
地から何番地迄に対応しているのかを外部から指定して
その内容をデータ処理部４０へ出力する。９０はメモリ
であり、アドレスレジスタ８０はメモリ９０の番地を指
す。

４１，４２，６１，９２はレジスタである。

レジスタ４２は１つ前のステップで実行した命令のブロ
ック名が格納されている。４３，８１は＋１加算器であ
り、９３は−１減算器である。

９１はデータを定まつた記憶様式に変換するためのデー
タ変換部である。

データ処理部４０は、ＡＤＲＳがどのブロックに対応し
ているかを調べる。

１ステップ前とブロック名が同じならば、＋１加算器４
３によつてレジスタ４１の内容に１を加え、異なつてい
るならば、ブロック名とレジスタ４１の内容をデータ変
換部９１に供給し第２図の様な記憶様式に変換し、アド
レスレジスタ８０が指定する番地のメモリ９０に変換デ
ータを書き込む。

同時に、レジスタ４１の内容をクリアする。次に取込部
の動作を説明する。

コンクールパネル６０からレジスタ６１に、１６ケのブ
ロックか計算機±■の主メモリのどの番地からどの番地
までに対応しているかを指定する。計算機１Ｕがプログ
ラムを実行する前にシステムクリア信号１０２を出力し
カウンタ５０の内容やレジスタ４１，６１の内容、メモ
リ９０の内容などをクリアする。計算機±立が現在実行
中の命令の主メモリ内格納番地を表わすプログラム・カ
ウンタ１１の内容は制御線１０１に同期して変化してい
く。上述のように制御線１０１にアクセス信号が出力さ
れると、カウンタ５０の内容に１を加えると共にレジス
タ３０にプログラム・カウンタ１１の内容を取り込む。
データ処理部４０ではレジスタ６１とレジスタ３０の内
容とを比較して、現在実行中の命令がどのブロックに属
しているかを調べ、レジスタ４２に一時記憶している１
ステップ前のブロック名と比較する。等しければレジス
タ４１の内容に１を加える。異なつていれば、レジスタ
４１の内容とブロック名を９１のデータ変換部へ出力し
た後、レジスタ４１の内容をクリアし、レジスタ４２に
新しいブロック名を格納する。例えば第３ブロックの命
令を１回実行し、次に第０ブロックの命令を２４回実行
すると托進数で０３０１という信号を線４０１に
出力する。

データ変換部９１ではデータ処理部４０から送られて
きたステップ数の上位ビットと下位ビットこをなら
びかえてブロック名に続ける。

このデータを先頭ビットから順に７ビットずつ区切る。
最後にはんぱなビットがあれば後３にＯを加えて７ビッ
トとする。最後のワードには先頭ビットとして１を置き
、その他のワードには０を置く。このようにして第２
図の様な記憶様式に変換されたデータは先頭ワードから
順にメモリ９０へ出力する。アドレスレジスタ８０に１
を加え、レジスタ９２から１を引く。レジスタ９２の内
容が０になると出力を停止する。第５図にブロック名
が（３）１６″ステップ数が（１９Ｄ）１６回の場合の
データ変換例を示す。

同図からも明らかな様に、最後の語の内容がすべてＯな
らばその語はなくす。その１つ前の語の内容もすべて０
ならばその語もなくす。以下同様にする。従つて状態を
表わすワード数は不定である。メモリ９０では、デー
タ変換部９１から送られてきたデータを、アドレス・レ
ジスタ８０で指定する番地に格納する。再び第３図Ａ
，ｂにおいてコンソール６０は、表示を開始するステッ
プ数（以一μＳＴＥＰと略す）と横軸方向のきざみ幅（
以下Ｗと略す）をデータ処理部２５とローカルメモリ３
５に出力する。

データ処理部２５は、メモリ９０の内容を逆変換し、Ｓ
ＴＥＰ．５Ｗから横軸方向の位置を計算しプロノック名
と共にローカルメモリ３５に出力する。ローカルメモリ
３５は現在表示中の画面の内容をデジタル量で記憶して
いる。画面の文字表示などの不変部分は固定記憶し、ブ
ロックの番地範囲、ＳＴＥＰ．Ｗの値などはコンソール
６０から書き込５み、グラフ表示する内容はデータ処理
部２５から与えられる。ＤＡ変換回路４５では、ローカ
ルメモリ３５の内容を表示するためのアナログ信号（画
面の縦軸方向のバイアス電圧ｙ１横軸方向のバイアス電
圧０ｘ）を出力する。信号線４５３はＺ信号であり、ド
ットの輝度変調信号である。二次元画面５５では信号線
Ｘ，ｙ，ｚに対応した位置に輝点表示し、文字あるいは
グラフを表示する。レジスタ２６はメモリ９０のアド
レスレジスタである。

レジスタ２８はメモリ９０からデータ処理部２５に読み
出されたステップ数の合計が一時記憶されている。レジ
スタ２８は、アドレスレジスタ２６の内容０の時クリア
される。次に第１図の表示画面を例にして本実施例の動
作の説明をする。

システムクリア信号１０２が出力されると、すべてのレ
ジスタ類をクリアする。コンソールパネル６０で各ブロ
ックの番地範囲とＳＴＥ，ＰｌＷの値などを指定すると
それらの値がデータ処理部２５とローカルメモリ３５に
出力される。ローカルメモリ３５ではブロック名とその
番地範囲、ＳＴＥＰとＷの値などをあらかじめ定められ
た番地に記憶する。データ処理部２５は、メモリ９０か
ら順に１ワードずつ取り出す。１ワードの先頭ビットが
０ならば続けてアドレスレジスタ２６の内容に１を加え
て次のワードを読み出す。

以下同様にして、１ワードの先頭ビットが２になるまで
読み出す。第５図に示す様に、これら一群のワードから
前述した変換の逆変換を行ない、ブロック名とステップ
数を読み出す。

読み出したステップ数をレジスタ２８の内容に加えて合
計ステップ数とする。データ処理部２５はＳＴＥＰとｗ
から表示するステップ数の始めと終りの値を計算して、
レジスタ２８の内容がこの範囲り入ると、表示する横棒
の長さと位置に対応した信号をローカルメモリ３５に出
力し記憶させる。ＤＡ変換回路４５は、ローカルメモリ
３５の内容をアナログ信号に変換してバイアス電圧Ｘ，
ｙと輝度変調信号ｚとして出力する。

二次画面５５ではＤＡ変換回路４５から送られてくるＸ
，ｙ，ｚ信号に対応して文字あるいは横棒を表示する。
第１図の例では横軸方向のきざみ幅ｗを１０に指定した
ので１目盛中に複数のブロックを表示することがある。
以上述べたように本発明によれば、プログラムの進行
状態をブロック化して二次元画面に表示することによつ
て、プログラムの大きな流れが瞬時に判読できる様にな
つた。

従つて従来のプログラム・デバッグ法では見付けにくか
つた、正常な流れを１部分だけ乱す様な誤りや、非常に
長いステップあるいは膨大なループを実行中に生ずる誤
りの発見が簡単になる。また複数のプログラムを多フ重
処理している計算機のモニタとしても役立つ。本発明
は上記実施例に限定されるものではない。上記実施例
では圧縮した記憶様式を用いたけれども、高速の大容量
記憶装置が使えるならば、各・ステップ毎にメモリ格納
番地を記憶したりプログラムが開始してから現在実行中
の命令までのステップ数の合計も同時に記憶してもよい
。

表示法も横表示に限らず、命令を実行していく各ブロ
ックの順序のみが重要であるならば、第６図に示す様な
点表示などが考えられる。

【図面の簡単な説明】

第１図は本発明装置による表示の一例を示す図、第２
図は本発明の装置で用いられる記憶様式の一例を示す図
、第３図Ａ，ｂは本発明の一実施例を示す図、第４図及
び第５図は本発明装置のデータ変換の一例を示す図、第
６図は本発明装置による表示の他の例を示す図である。

Claims

【特許請求の範囲】

１プログラム制御方式の計算機のプログラム・カウン
タの内容を取り込む手段と、前記プログラム・カウンタ
の内容が変化した回数を計数する手段と、この手段によ
つて得られた計数値及び前記取り込まれたプログラム・
カウンタの内容を複数のブロックに区分した後予め定め
られた記憶様式へ変換して記憶する手段と、この記憶手
段の内容を表示する二次元画面を有する表示装置と、前
記記憶手段の内容をその一方の軸には前記プログラム・
カウンタの内容を前記ブロック毎に分類し、他方の軸に
はプログラム進行を表示させる手段とを備えたことを特
徴とするプログラム進行状態表示装置。