JPH0216630A - 選択制御が行われるバッファ - Google Patents
選択制御が行われるバッファInfo
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- JPH0216630A JPH0216630A JP63167436A JP16743688A JPH0216630A JP H0216630 A JPH0216630 A JP H0216630A JP 63167436 A JP63167436 A JP 63167436A JP 16743688 A JP16743688 A JP 16743688A JP H0216630 A JPH0216630 A JP H0216630A
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- Japan
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- bit
- unit
- buffer
- units
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
例えば８ビット１バイトを単位とする情報あるいは１６
ビツ）１語を単位とする情報を受取るＦｉＦＯ形式のバ
ッファ回路に対するバッファ制御方式に関し。
ビツ）１語を単位とする情報を受取るＦｉＦＯ形式のバ
ッファ回路に対するバッファ制御方式に関し。
上記バイト単位あるいは語単位の情報のいずれを受取る
システムにも自由に対処できるようにすることを目的と
し。
システムにも自由に対処できるようにすることを目的と
し。
例えば２種類のトビット情報を選択的に受取ることので
きる例えば８個のユニット・バッファをもうけ、使用態
様に応じて上記２種類の１ビット情報を並列的に受取っ
て直列に出力できる構成としている。
きる例えば８個のユニット・バッファをもうけ、使用態
様に応じて上記２種類の１ビット情報を並列的に受取っ
て直列に出力できる構成としている。
本発明は、バッファ制御方式、特に例えば８ビット１バ
イトを単位とする情報あるいは１６ビット１語を単位と
する情報を受取るＦｉＦＯ形式のバッファ回路に対する
バッファ制御方式に関する。
イトを単位とする情報あるいは１６ビット１語を単位と
する情報を受取るＦｉＦＯ形式のバッファ回路に対する
バッファ制御方式に関する。
バイト単位のバス幅をもつシステムと１語単位のバス幅
をもつシステムとの夫々に、適宜対処できるＦＩＦＯ形
式のバッファ回路が望まれている。
をもつシステムとの夫々に、適宜対処できるＦＩＦＯ形
式のバッファ回路が望まれている。
バイト単位の情報を受取ることができると共に必要に応
じて語単位の情報を受取ることのできるＦｉＦＯ形式の
バッファ回路については、従来。
じて語単位の情報を受取ることのできるＦｉＦＯ形式の
バッファ回路については、従来。
第３図や第４図図示の構成のものが知られている。
第３図および第４図は夫々従来例を示し９図中の符号１
００，２００は夫々ＦｉＦ０，１０１゜１０２は夫々８
ビット１段バッファを表わしている。
００，２００は夫々ＦｉＦ０，１０１゜１０２は夫々８
ビット１段バッファを表わしている。
第３図図示の場合には、８ビット１バイトを単位とした
入力情報（Ｄｏ。ないしＤｏ、）を受取る場合には１図
示バッファ１０１，１０２は不使用状態に置かれ、８ビ
ットの入力情報（Ｄｌｌ。ないしＤ０７）を受取り、Ｆ
ｉＦＯ形式で出力情報（Ｄｌｌ。
入力情報（Ｄｏ。ないしＤｏ、）を受取る場合には１図
示バッファ１０１，１０２は不使用状態に置かれ、８ビ
ットの入力情報（Ｄｌｌ。ないしＤ０７）を受取り、Ｆ
ｉＦＯ形式で出力情報（Ｄｌｌ。
ないしＤｏ、）として出力する。そして、１語を単位と
した入力情ｎ （ＤＯｏないしり８．）を受取る場合に
は、情報（Ｄ、、ないしＤｏｓ）をバッファ１０１にバ
ッファリングし、情報（Ｄｏ。ないしＤｏ、）を先にＦ
ｉＦＯｌｏｏに供給し次いで情報（ＤｏｓないしＤｌ、
）をＦｉＦＯｌｏｏに供給するようにする。出力側にお
いては、先の情報（Ｄｏ。ないしＤｏ、）をバッファ１
０２にバッフ１リングしておき、後の情報（Ｄ、、ない
しＤｏｓ）と並列に出力する。
した入力情ｎ （ＤＯｏないしり８．）を受取る場合に
は、情報（Ｄ、、ないしＤｏｓ）をバッファ１０１にバ
ッファリングし、情報（Ｄｏ。ないしＤｏ、）を先にＦ
ｉＦＯｌｏｏに供給し次いで情報（ＤｏｓないしＤｌ、
）をＦｉＦＯｌｏｏに供給するようにする。出力側にお
いては、先の情報（Ｄｏ。ないしＤｏ、）をバッファ１
０２にバッフ１リングしておき、後の情報（Ｄ、、ない
しＤｏｓ）と並列に出力する。
第４図図示の場合には、８ビット分のＦｉＦＯｌｏｏと
２００とを並列に用意するようにしている。
２００とを並列に用意するようにしている。
第３図図示の場合には、バッファ１０１や１０２を用意
しておき、ＦｉＦＯに対する制御とバッファに対する制
御とを別個に行うことが必要となる。また第４図図示の
場合には、バイト単位の情報に対応するバス幅をもつシ
ステムに対しては。
しておき、ＦｉＦＯに対する制御とバッファに対する制
御とを別個に行うことが必要となる。また第４図図示の
場合には、バイト単位の情報に対応するバス幅をもつシ
ステムに対しては。
ＦｉＦＯ２００が余分なものとなる。
本発明は、上記バイト単位あるいは語単位の情報のいず
れを受取るシステムにも自由に対処できるようにするこ
とを目的としている。
れを受取るシステムにも自由に対処できるようにするこ
とを目的としている。
第１図は本発明の原理構成図を示す０図中の符号１００
はＦｉＦｏ、１−０ないし１−７は夫々ユニット・バッ
ファ、２はアドレス・ポインタ。
はＦｉＦｏ、１−０ないし１−７は夫々ユニット・バッ
ファ、２はアドレス・ポインタ。
３−０ないし３−３は夫々１ビット保持ユニット。
４−ロないし４−２は夫々選択ユニット、Ｄｔｍｏ。
ないしＤ＋＊＋ｓは夫々入力情報＋ ＤＯＩ＋？１１６
やＤ Ｏｕ７＠１は出力情報を表わしている。
やＤ Ｏｕ７＠１は出力情報を表わしている。
図示の１ビット保持ユニットはフリップ・フロップで構
成され、１ビット保持ユニット３−０ないし３−２に対
応して選択ユニット４−Ｑないし４−２が用意されてお
り、当該１ビット保持二ニット３−０ないし３−２は２
種類の１ビット情報（Ｄｉｎ。。とＤｌ７゜８）とを選
択的に受取ることができる。
成され、１ビット保持ユニット３−０ないし３−２に対
応して選択ユニット４−Ｑないし４−２が用意されてお
り、当該１ビット保持二ニット３−０ないし３−２は２
種類の１ビット情報（Ｄｉｎ。。とＤｌ７゜８）とを選
択的に受取ることができる。
アドレス・ポインタ２は、ユニット・バッファ１−ｉに
対する書込みモードと続出しモードとに対応した制御信
号を供給する。
対する書込みモードと続出しモードとに対応した制御信
号を供給する。
８ビット１バイト単位の情報を受取る場合には次の如く
制御する。
制御する。
（１）入力情報Ｄ 、ｌｌｏ、がユニット・バッファ１
−０の選択ユニット４−０を介して１ビット保持ユニッ
ト３−０に書込まれ。
−０の選択ユニット４−０を介して１ビット保持ユニッ
ト３−０に書込まれ。
（２）入力情報Ｄ！Ｒ，，がユニット・バッファ１−１
の対応する１ビット保持ユニットに書込まれ。
の対応する１ビット保持ユニットに書込まれ。
（３）以下同様に、入力情ＨＤ ｉ ａ ＊ ’ｒがユ
ニー／ ）・バッファ１−７の対応する１ビット保持ユ
ニットに書込まれる。
ニー／ ）・バッファ１−７の対応する１ビット保持ユ
ニットに書込まれる。
（４）次の８ピツ、ト１バイト単位の情報を受取るに当
っては、同様に各ユニット・バッファｌ−ｉに並列的に
供給されるが、各ユニット・バッファ１−１の最終段の
１ビット保持ユニット３−〇が満杯であれば１図示１ビ
ット保持ユニット３−１に書込まれる。
っては、同様に各ユニット・バッファｌ−ｉに並列的に
供給されるが、各ユニット・バッファ１−１の最終段の
１ビット保持ユニット３−〇が満杯であれば１図示１ビ
ット保持ユニット３−１に書込まれる。
（５）同様に以下の８ビット１バイト単位の情報がＦｉ
ＦＯ形式で書込まれてゆくが、読出しに当っては、各段
の１ビット保持ユニット３−０゜３−１．・・・・・・
の内容は、ビット・シリャルに初回の出力情報り。、。
ＦＯ形式で書込まれてゆくが、読出しに当っては、各段
の１ビット保持ユニット３−０゜３−１．・・・・・・
の内容は、ビット・シリャルに初回の出力情報り。、。
。１次の出力情報り。ｕ７゜１．・・・・・・の如く出
力されてゆ（，８個のユニット・バッファ１−０ないし
１−７からの出力を並列的にまとめることによって、出
力情報（Ｄｏｏｒ。。
力されてゆ（，８個のユニット・バッファ１−０ないし
１−７からの出力を並列的にまとめることによって、出
力情報（Ｄｏｏｒ。。
ないしり。ｕｔｏｙＬ ・・・・・・が出力される。
１６ビット１語単位の情報を受取る場合には。
次の如く制御される。
（６） 入力情ｌｌＩＤ１＋ｕ＋ｓがユニット・バッ
ファ１−〇の例えば１ビット保持ユニット３−２に書込
まれ、入力情報Ｄ１Ｒｅ。がユニット・バッファ１−〇
のｌビット保持ユニット３−３に書込まれ。
ファ１−〇の例えば１ビット保持ユニット３−２に書込
まれ、入力情報Ｄ１Ｒｅ。がユニット・バッファ１−〇
のｌビット保持ユニット３−３に書込まれ。
（７）ユニット・バッファ１−１において、入力情報り
、、１．、とＤＩ、１゜、とが同様に書込まれ。
、、１．、とＤＩ、１゜、とが同様に書込まれ。
（８１同様にユニット・バッファ１−７において。
入力情報Ｄ ｉｏ、とＤＩ１．とが書込まれる。
（９）読出しに当っては、ユニット３−２の内容を２ク
ロツクにてユニット３−０に転送しかつユニット３−３
の内容を同じ２クロツクにてユニット３−１に転送した
タイミングで出力する。
ロツクにてユニット３−０に転送しかつユニット３−３
の内容を同じ２クロツクにてユニット３−１に転送した
タイミングで出力する。
即ち、ユニット・バッファ１−０から出力情報Ｉ）ｏｕ
ｔ。。とり。ｕｔｏｓとが並列に出力され、ユニット・
バッファ１−１から出力情報り。ｕ７゜、とＩ）ｏｕｔ
。、とが並列に出力され、・・・・・・てゆく、そして
各ユニット・バッファ１−０ないし１−７からの出力を
まとめて＋ Ｄｏｕｒ。。ないしり。ＵＴ。、。
ｔ。。とり。ｕｔｏｓとが並列に出力され、ユニット・
バッファ１−１から出力情報り。ｕ７゜、とＩ）ｏｕｔ
。、とが並列に出力され、・・・・・・てゆく、そして
各ユニット・バッファ１−０ないし１−７からの出力を
まとめて＋ Ｄｏｕｒ。。ないしり。ＵＴ。、。
Ｉ）ｏｕｔｏ＊ないしり。Ｕア、Ｓを得る。
第２図は本発明の一実施例構成を示す図。図中の符号は
第１図に対応している０図においては省略されているが
１図示のユニット・バッファ１−〇と同様のユニット・
バッファ１−１．１−２゜・・・・・・がもうけられて
いることは言うまでもない。
第１図に対応している０図においては省略されているが
１図示のユニット・バッファ１−〇と同様のユニット・
バッファ１−１．１−２゜・・・・・・がもうけられて
いることは言うまでもない。
１ビット保持ユニット３−１はフリップ・フロップにて
構成され、アドレス・ポインタ２からのクロックに対応
して書込みが行われている。また選択ユニット４−ｔも
アドレス・ポインタ２からの選択信号によっていずれの
入力を選択するかが決定される。
構成され、アドレス・ポインタ２からのクロックに対応
して書込みが行われている。また選択ユニット４−ｔも
アドレス・ポインタ２からの選択信号によっていずれの
入力を選択するかが決定される。
ビット保持ユニット、４
ｉは選択ユニットを表
わす。
特許出願人株式会社ピーエフニー
Claims (1)
- 【特許請求の範囲】 ｎ段のファースト・イン・ファースト・アウト・バッフ
ァ（１００）をそなえ、ｐビットを１単位とする情報を
、１単位ないしｑ単位で受取って、ファースト・イン・
ファースト・アウト形式で出力するバッファ回路におい
て。 ｎ段の１ビット保持ユニット（３）を有すると共に、少
なくとも最終段に近い段に対応してｑ種類分の１ビット
情報を選択的に受取る選択ユニット（４）をもうけたユ
ニット・バッファ（１）を用意してなり、かつ 当該ユニット・バッファ（１）をｐ個分並設して構成さ
れ、 上記１単位以上ｑ単位以下のｒ単位の情報を受取るに当
って、上記ｎ段の１ビット保持ユニット（３）のうちの
最終段に近い側でｒ段を単位として並列に情報を書込み
、ｒ個の読出しクロック毎に最終段に近いｒ段から情報
を並列に読出すようにした ことを特徴とするバッファ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63167436A JPH0216630A (ja) | 1988-07-05 | 1988-07-05 | 選択制御が行われるバッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63167436A JPH0216630A (ja) | 1988-07-05 | 1988-07-05 | 選択制御が行われるバッファ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0216630A true JPH0216630A (ja) | 1990-01-19 |
| JPH0559448B2 JPH0559448B2 (ja) | 1993-08-31 |
Family
ID=15849673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63167436A Granted JPH0216630A (ja) | 1988-07-05 | 1988-07-05 | 選択制御が行われるバッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0216630A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07191901A (ja) * | 1991-10-15 | 1995-07-28 | Internatl Business Mach Corp <Ibm> | データ情報保持装置 |
| EP0717347A3 (en) * | 1994-12-16 | 1997-06-04 | Motorola Inc | Adjustable depth / width FIFO buffer for data transmissions with variable widths |
-
1988
- 1988-07-05 JP JP63167436A patent/JPH0216630A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07191901A (ja) * | 1991-10-15 | 1995-07-28 | Internatl Business Mach Corp <Ibm> | データ情報保持装置 |
| EP0717347A3 (en) * | 1994-12-16 | 1997-06-04 | Motorola Inc | Adjustable depth / width FIFO buffer for data transmissions with variable widths |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0559448B2 (ja) | 1993-08-31 |
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