JPH0410044A - データ転送回路及びそれを有するｃｄ―ｒｏｍドライブ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＦＩＦ○メモリを使用したデータの非同期転
送が可能なデータ転送回路、及びそれを有するＣＤ−Ｒ
ＯＭドライブに関するものである。

〔従来の技術〕

ＰＣＭオーディオ信号を記録したＣＤ（コンパクトディ
スク）を用い、オーディオ信号の代りにデータを記録し
たＣＤ−ＲＯＭからデータを読み出す装置であるＣＤ−
ＲＯＭドライブでは、ＣＤ−ＲＯＭから読み出したデー
タの、データバス上への転送、あるいは−時記憶メモリ
への転送を、データ転送回路を介して、ｃｐｕにより行
う。ここで、データ転送のタイミングにおいて、ＣＤ−
ＲＯＭから出力されるデータ出力レートとＣＰＵのデー
タ転送レートとは非同期であるため、そのデータ非同期
転送を吸収するために、データ転送回路にはＦＩＦＯメ
モリを使いることがある。

ＦＩＦＯメモリは、ｎビット単位のレジスタを用い、入
力データは入力タイミングに従ってデータを入力し、出
力データは出力タイミングに従ってデータを出力するい
わゆるバッファメモリの一種である。

一方、ＣＤ−ＲＯＭドライブは計算機の周辺機器の一つ
として使用されるもので、データの転送Ｉ／Ｆ　（イン
タフェース）はＳ　ＣＳ　Ｉ　（Ｓｍａｌｌｃｏｍｐｕ
ｔｅｒ　ｓｙｓｔｅｍ　１ｎｔｅｒｆａｃｅ）方式を用
いることが多い。ＳＣ３Ｉのデータ転送は１バイト（８
ビツト）を用いているが、新たに開発されたｓｃｓ　ｒ
の拡張版であるＳＣ３Ｉ−２規格では最大４バイト転送
までを可能にしている。（ＳＣ３Ｉ−２規格については
例えば、日系エレクトロニクス１９８８−７．１ＩＮｃ
ｔ４５１第１５７頁から第１６１頁に記載されている。

）。ＣＤ−ＲＯＭのインタフェースをＳＣ３Ｉ及びＳＣ
３Ｉ−２に対応させるためには、データ転送回路による
データ転送の単位を１バイトから４バイトまで自由に切
替える必要がある。

従って、前記したＦＩＦ○メモリにおいても、バイト数
を自由に切替える必要がある。

〔発明が解決しようとする課題〕

従来のデータ転送回路において、上記した５Ｃ３Ｉ−２
に対応する為には、上記した１バイトＦＩＦＯメモリに
、バイト拡張回路を設けなければならない。しかも、こ
の様にバイト拡張回路を設けると、バイト変換の為の時
間が増加し転送レートを遅くしてしまうと共に、回路が
複雑化するという問題があった。

本発明の目的は、バイト変換の時間を無くし、５Ｃ８Ｉ
−２のインターフェースに対応するデータ転送回路を提
供することにある。

〔課題を解決するための手段〕

上記した目的を達成するために、本発明では、入力され
たデータをＮバイトずつラッチするＮバイトレジスタと
、データをＭバイト記憶することが可能な複数個のＭバ
イトレジスタから成るＦＩＦＯメモリと、第１のクロッ
クに従ってカウントを行う第１のカウンタ回路と、Ｎ４
２のクロックに従ってカウントを行う第２のカウンタ回
路と、複数個の前記Ｍバイトレジスタの中から、前記Ｎ
バイトレジスタにラッチされたデータを書き込むべきＭ
バイトレジスタを、前記第１のカウンタ回路のカウント
値に従って順次選択する第１の選択回路と、複数個の前
記Ｍバイトレジスタの中から、書き込まれたデータ音読
み出すべきＭバイトレジスタを１個または２個以上ずつ
、前記第２のカウンタ回路のカウント値に従って順次選
択する第２の選択回路と、該第２の選択回路によって選
択されたＭバイトレジスタから読み出されたデータを出
力する出力端子と、を設けると共に、切替信号に応じて
、前記第２のカウンタ回路におけるステップアップレベ
ルと、前記第２の選択回路によって同時に選択されるＭ
バイトレジスタの個数と、をそれぞれ切り替えることに
より、前記出力端子から出力されるデータのバイト数を
切り替えるようにした。

〔作用〕 本発明では、前記切替信号に応じて、前記第２のカウン
タ回路におけるステップアップレベルを切り替えること
により、前記第２のカウンタ回路は、例えば、今まで１
ずつステップアップしていたのが、２ずつステップアッ
プするようになる。

また、前記切替信号に応じて、前記第２の選択回路によ
って同時に選択されるＭバイトレジスタの個数も切り替
えることより、前記第２の選択回路は、例えば、今まで
Ｍバイトレジスタを１個ずつ選択していたのが、２個ず
つ選択するようになる。

この結果、例えば、Ｍバイトレジスタが、Ａ。

Ｂ、Ｃ，Ｄ、Ｅ、Ｆ、・・・という具合に複数個あると
すると、今まで、前記第２のカウンタ回路における１ず
つのステップアップのカウント値である１、２，３，４
，５，６．・・・に対して、１に対応するＡのみが選択
され、次に２に対応するＢのみが選択され、次に３に対
応するＣのみが選択されていたのが、前記第２のカウン
タ回路における２ずつのステップアップのカウント値で
ある１、３゜５．７．・・・に対して、１に対応するＡ
と次のＢが同時に選択され、次に３に対応するＣと次の
Ｄが同時に選択され、次に５に対応するＥと次のＦが同
時に選択されるようになる。

従って、前記出力端子からは、今までＭバイトずつデー
タが出力されていたのが、２Ｍバイトずつデータが出力
されるようになり、出力されるデータのバイト数がＭバ
イトから２Ｍバイトに切り替わる。

このように、本発明によれば、出力されるデータのバイ
ト数を切り替えることができるので、５Ｃ３Ｉ−２のイ
ンターフェースに対応することができる。しかも、バイ
ト拡張回路を用いないので、バイト変換にも時間を要す
ることが無い。

〔実施例〕

第１図は本発明の第１の実施例を示すブロック図である
。

第１図において、１はＦＩＦＯ入カレシカレジスタ回路
で、カウンタ７とデコーダ６がら成っている。２はＦＩ
ＦＯレジスタ回路でＡレジスタ１１゜Ｂレジスタ１２．
Ｃレジスタ１３．Ｄレジスタ１４．Ｅレジスタ１５．　
Ｆレジスタ１６．Ｃレジスタ１７．Ｈレジスタ１８及び
フラグ処理回路２５がら成っている。

９は入力データの入力レジスタ、３はＦｌ、Ｆ○出カレ
ジスタの制御回路で、カウンタ１９と制御器２゜から成
っている。セレクタ４及びセレクタ５はＦＩＦＯのデー
タ出力部である。また、８はカウンタ７に入力されるク
ロッグ、１０は入力レジスタ９に入力されるデータ、２
３はセレクタ４０８ビツト（１バイト）出力端子、２４
はセレクタ５の８ビツト（１バイト）出力端子、２２は
データ出力のモード制御端子、２６はＦＩＦＯのフラグ
出力端子である。

以下第１図の回路の動作を説明する。

入力レジスタ９にはシリアルの入力データ１０が８ビツ
ト（１バイト）単位で入力され、１バイトパラレルデー
タに変換された後、そのデータはデコーダ６でセレクト
されたＡレジスタ１１からＨレジスタ１８のいずれかの
レジスタにラッチされる。

デコーダ６は、８本のクロック出力端子をもっており、
カウンタ７の３ビット出力部号をデコードすることによ
り、上記８本のいずれかの端子１本からクロック信号を
出力して、Ａレジスタ１１〜Ｈレジスタ１８までのいず
れかを選択して、入力レジスタ９の出力データをその選
択したレジスタにラッチさせる。

カウンタ７に入力されるクロック８は入力レジスタ９の
１バイト単位データの入力タイミングに同期しており、
このクロック８によってカウンタ７はステップアップす
る。従って、デコーダ６のクロック出力は順次シフトし
、入力レジスタ９の出力データは、順次Ａレジスタ１１
．Ｂレジスタ１２゜・・・Ｈレジスタ１８．Ａレジスタ
１１　　・・・へとラッチされる。フラグ処理回路２５
は、Ａレジスタ１１がらＨレジスタ１８にデータがラッ
チされたことの情報をフラグ出力端子２６に出力させる
回路である。（詳細は後述する。） 次に、ＦＩＦＯのレジスタ内のデータ出力系の動作につ
いて説明する。

１バイト単位のＦＩＦＯ出力モードにおいては、データ
の出力はセレクタ４が使用される。セレクタ４はＡレジ
スタ１１〜Ｈレジスタ１８の８つのレジスタのうち１つ
を選択し、出力端子２３にデータを導くものであって、
その選択は制御回路３で行なわれる。転送の初期状態で
はＡレジスタ１１が選択されている。

ＦＩＦＯのデータ入力側でデータがラッチされると、フ
ラグ出力端子２６からデータ出力のレディ。

フラグ（＝１）が出され、ＦＩＦＯのデータ出力側では
セレクタ４からデータを受けとる。そして、データを受
は取ったことを示す信号Ａを端子２１に加える。

信号Ａは制御器２０を介してカウンタ１９を１つステッ
プアップさせ、セレクタ４の選択をＢレジスタ１２とす
る。ここで、すでにＢレジスタ１２にデータがラッチさ
れていると、フラグ出力端子２６は１＃どなっているの
で、つづいてデータを出力することができる。

そして、データを受は取った後、信号Ａを加えると、次
にＣレジスタ１３のデータが選択される。

この動作をくり返すことにより、データの転送を行なう
。

次に、２バイト単位のＦＩＦＯ出力モードについて説明
する。

データの出力はセレクタ４及びセレクタ５を使用する。

２バイトモードの設定は通常ロウレベルとしている制御
端子２２をハイレベルにすることにより行ない、フラグ
処理回路２５及び制御器２０を２バイトモードに設定す
る。フラグ処理回路２５では、入力レジスタに２バイト
ラツチされると、フラグ出力端子２６をｌ“にする。制
御器２０は信号Ａ入力１回に対し２回入力されたとみな
してカウンタ１９を２レベルステツプアツプさせる。こ
れによりセレクタ４のレジスタ選択はＡ、Ｃ，Ｅ、Ｇ、
Ａ。

−・・となる。また、セレクタ５のレジスタ選択は、カ
ウンタ１９の下位１ビツトが入力されていないので、Ｂ
、Ｄ、Ｆ、Ｈ，Ｂ・・・となる。

ここで、ＦＩＦＯ入力側で入力レジスタ９にデータが順
次入力されると、順次ＦＩＦＯのＡレジスタ１１．Ｂレ
ジスタ１２．Ｃレジスタ１３・・・とデータがラッチさ
れる。Ａレジスタ１１とＢレジスタ１２にデータがラッ
チされると、フラグ出力端子２６の出力が１＃となり、
ＦＩＦＯレジスタの出力側では出力データレディ状態と
なる。初期時においては、セレクタ４がＡレジスタ１１
を、セレクタ５がＢレジスタ１２を選択している。

二二で、セレクタ４及びセレクタ５を合せて２バイトデ
ータを転送する。その直後に信号Ａを端子２１に入力す
ると、上記したようにセレクタ４ｔ５が動作し、セレク
タ４がＣレジスタ１３を、セレクタ５がＤレジスタ１４
を選択し、次の２バイトデータを転送可能とする。この
動作をくり返すことにより、２バイトデータの転送が行
なわれる。

本実施例によれば、ＦＩＦＯの出力レジスタのセレクタ
を２種設け、出力レジスタの選択カウンタ１９のステッ
プアップレベルを変えることにより、１バイト転送及び
２バイト転送を容易に切替えることが出きる。

第２図、は本発明の第２の実施例を示すブロック図であ
る。

第１図の実施例では、ＦＩＦＯ入カデータが１バイト単
位であり、ＦＩＦＯの出力データが１バイト単位及び２
バイト単位切替方式であるのに対し、本実施例では、Ｆ
ＩＦＯ入カデータが２バイト単位であり、ＦＩＦＯ出力
データが１バイト単位である方式を示している。

第２図における構成で第１図と同じ番号は同じ機能を有
している。その他、９Ａ及び９Ｂは合計１６ビツト（＝
２バイト）の入力データ用レジスタで、シリアル／パラ
レル変換の入力レジスタである。

カウンタ７に入力されるクロック８は、入力レジスタ９
Ａ、９Ｂに２バイトのデータ１０がシリアル入力される
ごとに入力される。カウンタの出力は、デコーダ回路６
に４つのクロックを出力させる。Ａレジスタ選択及びＢ
レジスタ１２．　Ｃレジスタ１３及びＤレジスタ１４．
Ｅレジスタ１５及びＦレジスタ１６．Ｃレジスタ１７及
びＨレジスタ１８のそれぞれ２つづつ同時にクロックが
入力され、それぞれ入力レジスタ９Ａ及び入力レジスタ
９Ｂのデータが順次ラッチされる。

出力側においては、セレクタ４によって、１バイト単位
で出力レジスタが選択されることにより１バイト単位転
送が行なわれる。セレクタ４の動作は前実施例と同じで
ある。

本実施例によると、入力２バイトを出力１バイト単位に
変換するＦＩＦＯを実現することができる。

第３図は、本発明の第３の実施例を示すブロック図であ
る。

ＦＩＦＯのデータ入力部は入力レジスタ９Ａ及び入力レ
ジスタ９Ｂの２バイトレジスタを有し、ＦＩＦＯレジス
タ回路２内へ２バイト単位でデータをラッチすることが
できる。この動作は第２図の実施例の動作と同様である
。

また、制御端子２２をロウレベルにすることにより、Ｆ
ＩＦ○出力部において、１バイト転送を行ない、制御端
子２２をハイレベルにすることによりＦＩＦＯ出力部に
おいて、２バイト転送を行なう。

この動作は、第１図の実施例の動作と同様である。

第４図は第３図に示したＦＩＦＯ入カレシカレジスタ回
路ｌ及びフラグ処理回路２５を具体化した回路例を示す
回路図である。

第４図において、５１は入力データ（２バイト）に同期
したクロック入力端子、５２はカウンタ・デコーダ、　
５３．５４．５５．５６はアンドゲート、　５７．５８
゜５９、６０はラッチ、　６１．６２．６３．６４はオ
アゲート。

６５はインバータ、６６はリセット端子、６７はレディ
フラグ端子、６８はオアゲート、　６９．７０．７１．
７２はアンドゲート、　７３．７４はＳＲラッチ用テナ
ントゲート７５はノアゲート、　７６、７７、７８．７
９はフラグリセット端子、８０はエラーフラグ端子であ
る。

次に動作を説明する。

カウンタ・デコーダ５２は第３図のカウンタ７及びデコ
ーダ６と共用のレジスタ選択用の回路である。ラッチ５
７からラッチ６０までは、それぞれＡレジスタ１１〜Ｈ
レジスタ１８用のフラグラッチであってＡレジスタ１１
とＢレジスタ１２がラッチ５７に、Ｃレジスタ１３とＤ
レジスタ１４がラッチ５８に、Ｅレジスタ１５とＦレジ
スタ１６がラッチ５９に、Ｃレジスタ１７とＨレジスタ
１８がラッチ６０に対応′するもので、レジスタにデー
タが入力されると前記ラッチのＱ出力をハイレベルに設
定するものである。ラッチ５７からラッチ６０のいずれ
かのＱがハイレベルになると、オアゲート６８を介して
レディフラグ端子６７がハイレベルとなり、ＦＩＦＯ内
のレジスタにデータが入力されてデータレディであるこ
とを指示する。

この動作を以下説明する。

まず、ＦＩＦ○ＩＦＯ開始時にリセット端子６６にハイ
レベルパルスを入力することにより、ラッチ５７〜ラツ
チ６０の全てのＱ出力はロウレベルとなる。また、ナン
トゲート７３．７４から成るＳＲラッチの出力であると
ころのエラーフラグ端子８０の出力及びレディフラグ端
子６７の出力もロウレベルとなる。カウンタデコーダ５
２の出力は最初ａのみハイレベルで、クロック入力端子
５１からクロックが入力されるごとにす、ｃ、ｄ、ａ・
・・と順次１出力だけハイレベルとなる。

入力レジスタ９Ａ、９Ｂにデータが入力されクロック入
力端子５１にクロックが入力されると、ａがハイレベル
であることから、アンドゲート５３を介してラッチ５７
にクロックが入力され、このクロックのロウエツジでラ
ッチ５７のＱ出力がハイレベルとなる（ラッチの入力り
にラッチのＱ出力が接続されているのでクロック入力に
よりＱ出力は反転動作をする。）。よって、オアゲート
６８を介してレディフラグ端子６７がハイレベルとなる
。また、クロック入力端子５１にクロックが入力された
ことにより、カウンタ・デコーダ５２の出力は次に出力
すのみハイレベルとなり、次に同クロックが入力される
と、ラッチ５８のＱ出力がハイレベルとなる。

この動作は順次シフトされて行なわれる。

次に、レディフラグ端子６７がハイレベルとなると、Ｆ
ＩＦＯ出力部ではデータの出力動作が開始する。データ
を読み取ると、フラグリセット端子７６からリセット信
号を入力し、ラッチ５７のＱ出力はふたたびロウレベル
となる。この動作はラッチ５７からラッチ６０そしてラ
ッチ５７とリング状に進み、従って、データの非同期転
送が順次行なわれる。

ところで、データをレジスタにラッチしたにもかかわら
ずデータを読み出されずに、ＦＩＦＯ内のデータレジス
タが満杯になった時、さらに、入力データが入力される
と、データ破壊となる。このような場合はエラーフラグ
端子８０の出力がハイレベルとなるよう動作する。

その動作は例えば、ラッチ５７からラッチ６０まで全て
のＱ出力がハイレベルの時、アンドゲート５３の出力か
らハイレベルのクロックが出力されたとする。すると、
アンドゲート７２の２入力端子の一方はアンドゲート５
３に、他方はラッチ５７のＱ出力に接続されていること
から、どちらの入力もハイレベルとなり、アンドゲート
７２の出力がハイレベルとなる。従って、ノアゲート７
５の出力がロウレベルとなってＳＲラッチのナントゲー
ト７４の出力がハイレベルとなる。そして、エラーフラ
グ端子８０の出力がハイレベルとなり、ＦＩＦＯ回路の
データに破壊が生じたことを示すことになる。他のラッ
チでも同様の動作をする。そして、このエラーフラグは
リセット端子６６にハイレベルパルスを入力することに
より初期化できる。

以上がフラグ処理回路の動作であって、１バイト転送に
おいても２バイト転送においても同様の動作が可能であ
る。

以上第１図、第２図、第３図で示した実施例によって、
ＦＩＦＯメモリ回路において１バイト入力１バイト出力
転送、２バイト入力１バイト出力転送、及び２バイト入
力２バイト出力転送が可能であってモード・設定によっ
て容易に切替えることができる効果がある。

第３図の実施例は、ＣＤ−ＲＯＭドライブ内のデータ転
送に適用できる。つまり、ＣＩ）−ＲＯＭにおいては、
ディスク内に記録されたデータは１６ビツト（２バイト
）単位であって、データ出力はインター　エースフォー
マットがＳＣ３Ｉの場合、８ビツト（１バイト）であり
、ＳＣ３Ｉ−２の場合は２バイト以上が設定可能である
ことによる。

また、ＣＤ−ＲＯＭのようにディスクから読み出されて
データをデータバス上に転送する時、データの読み出し
はディスクの回転速度に従って一定であるのに対し、デ
ータの出力はインターフェースを介したホストコンピュ
ータのタイミングに左右されることから、そのデータ転
送のバッファ部であるＦＩＦＯにおいては、第４図に示
したフラグ処理回路が大変有効となる。

以上の実施例では入力レジスタ及び出力レジスタのバイ
ト数を１又は２バイトとしているが、これを拡張すると
、Ｎバイト単位のデータをＬバイト単位のデータ転送に
変換することを可能にする。

〔発明の効果〕

本発明によれば、バイト拡張回路を用いることなく、出
力されるデータのバイト数を切り替えることができるの
で、５Ｃ３Ｉ−２のインタフェースに対応することがで
きる一方、バイト変換の為の時間が増加して、転送レー
トを遅くしてしまうことがなく、回路が複雑化すること
もない。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図、第３図は
本発明の第３の実施例を示すブロック図、第４図は第３
図で示したＦＩＦＯ入カレシカレジスタ回路及びフラグ
処理回路の具体例を示す回路図である。 １・・・入力レジスタの制御回路 ２・・・ＦＩＦＯレジスタ回路 １１、１２．１３．１４．１５．１６．１７．１８・・
・レジスタ９・・・入力レジスタ ３・・・ＦＩＦ○出力レジスタ制御回路４．５・・・セ
レクタ ２２・・・モード制御端子 ２６・・・フラグ出力端子 ５２・・・カウンタ・デコーダ ５７、５８．５９−、６０・・・ラッチ６７・・・レデ
ィフラグ端子 ８０・・・エラーフラグ端子。

Claims (1)

1. 【特許請求の範囲】 １、入力されたデータをＮバイトずつラッチするＮバイ
   トレジスタと、データをＭバイト記憶することが可能な
   複数個のＭバイトレジスタから成る先入れ先出し型（以
   下、ＦＩＦＯという）メモリと、第１のクロックに従っ
   てカウントを行う第１のカウンタ回路と、第２のクロッ
   クに従ってカウントを行う第２のカウンタ回路と、複数
   個の前記Ｍバイトレジスタの中から、前記Ｎバイトレジ
   スタにラッチされたデータを書き込むべきＭバイトレジ
   スタを、前記第１のカウンタ回路のカウント値に従って
   順次選択する第１の選択回路と、複数個の前記Ｍバイト
   レジスタの中から、書き込まれたデータを読み出すべき
   Ｍバイトレジスタを、１個または２個以上ずつ、前記第
   ２のカウンタ回路のカウント値に従って順次選択する第
   ２の選択回路と、該第２の選択回路によつて選択された
   Ｍバイトレジスタから読み出されたデータを出力する出
   力端子と、を具備し、切替信号に応じて、前記第２のカ
   ウンタ回路におけるステップアップレベルと、前記第２
   の選択回路によって同時に選択されるＭバイトレジスタ
   の個数と、をそれぞれ切り替えることにより、前記出力
   端子から出力されるデータのバイト数を切り替えるよう
   にしたことを特徴とするデータ転送回路。 ２、請求項１に記載のデータ転送回路を有するＣＤ−Ｒ
   ＯＭドライブにおいて、ＣＤ−ＲＯＭから読み出される
   データを前記Ｎバイトレジスタに入力されるデータとし
   、前記ＣＤ−ＲＯＭから読み出される２バイト単位のク
   ロックを前記第１のクロックとし、前記ＣＤ−ＲＯＭか
   らのデータの読み出しを要求する信号を前記第２のクロ
   ックとすることを特徴とするＣＤ −ＲＯＭドライブ。