JPH02166538A

JPH02166538A - メモリアクセス制御方式

Info

Publication number: JPH02166538A
Application number: JP32502888A
Authority: JP
Inventors: Kenji Korekata; 研二是方; Nobuo Uchida; 内田　信男
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-12-20
Filing date: 1988-12-20
Publication date: 1990-06-27
Anticipated expiration: 2011-08-28
Also published as: JP2528954B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目　次〕概要産業上の利用分野従来の技術と発明が解決しようとする課題課題を解決す
るための手段作用実施例発明の効果〔概要〕複数個の主記憶装置（ＭＳＵ　１〜４）を有し、アクセ
ス源（Ａ、Ｂ、〜Ｎ）からのアクセス要求の上記複数個
の主記憶装置（ＭＳＵ　１〜４）に対する発信の可否を
、競合条件を検査して制御する主記憶制御ユニット（Ｍ
ＣＵ）を有する計算機システムにおけるメモリアクセス
制御方式に関し、主記憶装置（ＭＳＬｌ　１〜４）の設置台数に応じて、
主記憶制御ユニット（ＭＣＵ）を経済的に構成すること
。

及び、ブロックアクセス時のブロックアクセスの終了を
検出する回路を主記憶装置（ＭＳＵ　１〜４）単位に設
けた時のりピータビリティを保障することを目的とし、（１）上記主記憶制御ユニッＩ−（ＭＣＵ）を上記主記
憶装置（ＭＳＩＩ　１〜４）に対応させて、同一で、複
数個の主記憶制御ユニッｌ−（ＭＣＵＩ〜４）に分割し
、上記主記憶装置（ＭＳＵ　ｌ〜４）単位にリクエスト
発信の可否を制御するように構成する。（２）上記メモ
リアクセス制御方式であって、単位データ長の複数倍の
ブタ長のアクセスであるブロックアクセスを行うのに、
該ブロックアクセスデータを、単位データ長のアクセス
単位（Ｄ１〜Ｄ４）に分割し、各アクセス単位を別々に
、対応する主記憶装置（ＭＳＵ　１〜４）に対するアク
セス要求として、上記主記憶制御装置（ＭＳＵ　１〜４
）に対応して設けた主記憶制御ユニット（ＭＣＵ１〜４
）から発信■し、各主記憶制御ユニット（ＭＣＵ１〜４
）に、他の主記憶制御ユニッｌ−（ＭＣＵＩ〜４）にお
ける上記アクセス要求の発信■を示すフラグ（ＰＩ〜Ｆ
４）を保存するテーブルを備え、全てのアクセス単位の
アクセス要求の発信■が終了した時点を検出してブロッ
クアクセスの終了■とする機構を設けて、各主記憶制御
ユニット（ＭＣＵ１〜４）内の、該テーブルに対して、
自身のアクセス要求の発信を示すフラグ（ＰＩ〜Ｆ４）
を、該テーブルの中の固定した位置に割り付けるように
構成する。

〔産業上の利用分野〕

本発明は、複数個の主記憶装置（ＭＳ［Ｉ　１〜４）を
有し、アクセス源（Ａ、Ｂ、〜Ｎ）からのアクセス要求
の上記複数個の主記憶装置（？’１ＳＩＩ　１〜４）に
対する発信の可否を、競合条件（プライオリティ）を検
査して制御する主記憶制御ユニット　（ＭＣＵ）を有す
る計算機システムにおけるメモリアクセス制御方式に関
する。

最近の計算機システムによるデータ処理の多様化に伴っ
て、ユーザの需要も様々で、様々な台数の主記憶装置（
ＭＳＵ）を持つ計算機システムが要求されており、該ユ
ーザの要求に、柔軟に、且つ経済的に対応できるメモリ
アクセス制？７１１方式が必要とされる。

〔従来の技術と発明が解決しようとする課題〕第３図は
従来のメモリシステムの構成例を示した図である。

先ス、アクセス源Ａ、Ｂ、　　・・Ｎ２がらのアクセス
要求は、主記憶制御ユニッｌ−（ＭＣＵ）３のリクエス
トキュー３１に蓄えられ、１個宛ポート３２に取り出さ
れると、複数個のボート３２がらのアクセス要求が、ビ
ジーチエツクテーブル３３を同時に参照して、該アクセ
ス先の領域がビジー（アクセス中）かどうかのビジーチ
エツクが行われる。

このとき、例えば、複数個のアクセス領域をアクセスす
る後述のブロックアクセスにおいては、アクセスされる
全領域が空いていることが認識された後、優先順位論理
回路（ＰＬ）　３４において、他のアクセス源２からの
リクエストとの競合が調べられ、該競合条件をクリアし
たリクエストのみが、主記憶装置（ＭＳＵ）　ｌをアク
セスするように制御される。

上記のような従来方式においては、主記憶装置（ＭＳＵ
）　１が複数個の主記憶装置（ＭＳＵ　１〜）■がら構
成されている場合、これらのビジー管理が唯一つのビジ
ーチェンクテーブル３３で一括して行われていた為、該
主記憶装置（ＭＳＵ　１〜）ｌの台数が多い場合も、少
ない場合も、核上記憶制御ユニット（ＭＣＵ）３を構成
するハードウェア量、例えば、高集積回路（ＬＳＩ）の
数は変わらず、該システムに接続される主記憶装置（１
’ｌｓＵ　１〜）１の台数が少ない場合、コストの点で
無駄が大きいという問題があった。

本発明は上記従来の欠点に鑑み、複数個の主記憶装置（
ＭＳＵ　１〜４）を有し、アクセス源（Ａ、Ｂ、〜Ｎ）
からのアクセス要求の上記複数個の主記憶装置（ＭＳＩ
Ｊ　１〜４）に対する発信の可否を、競合条件を検査し
て制御する主記憶制御ユニッｌ−（ＭＣＵ）を有する計
算機システムにおいて、主記憶装置（ＦＩＳＵ　１〜４
）の設置台数に応じて、主記憶側ｔ２ｕユニット（ＭＣ
ＬＩ）を経済的に構成すること、及び、ブロックアクセ
ス時のブロックアクセスの終了を検出する回路を主記憶
制御ユニット（１’１ｃＵｌ〜４）単位に設けた時の、
該回路のりピークビリティを保障するメモリアクセス制
御方式を提供することを目的とするものである。

〔課題を解決するための手段〕

第１図は本発明のメモリアクセス制御方式の原理図であ
る。

上記問題点は下記の如くに構成されたメモリアクセス制
御方式によって解決される。

（＋１　　複数個の主記憶装置（ＭＳＩＪ　ｌ〜４）Ｉ
ｆ存し、アクセス源（Ａ、Ｂ、〜Ｎ）　２からのアクセ
ス要求の上記複数個の主記憶装置（１’ｌｓＵ　１〜４
）１に対する発信の可否を、競合条件を検査して制御す
る主記す、ｑ制御ユニット（ＭＣＵ）を有する計算機シ
ステムにおいて、上記主記憶制御ユニ・ン）　（ＭＣＵ）を上記主記憶装
置（ＭＳＵ１〜４）　１に対応させて、同一で、複数個
の主記憶制御ユニッｌ−（ＭＣ１１４）４に分割し、上
記主記憶装置（ＭＳＵ　１〜４）１単位にリクエスト発
信の可否を制御するように構成する。

（２）上記メモリアクセス制御方式であって、単位デー
タ長の複数倍のデータ長のアクセスであるブロックアク
セスを行うのに、該ブロックアクセスデータを、単位データ長のアクセス
単位（ＤＩ−０４）に分割し、各アクセス単位を別々に
、対応する主記憶装置（ＭＳＵ１〜４）　１に対するア
クセス要求として、上記主記憶制御装置（ＭＳＵ　１〜
４）１に対応して設けた主記憶制御ユニット（ＭＣ０１
〜４）４から発信■し、各主記憶制御ユニット（ＭＣ１１〜４）４に、他の主記
憶制御ユニット（ＭＣＵ　１〜４）４における上記アク
セス要求の発信■を示すフラグ（Ｆ１〜Ｆ４）を保存す
るテーブル４３を備え、全てのアクセス単位のアクセス
要求の発信■が終了した時点を検出してブロックアクセ
スの終了■とする機構を設けて、各上記１．ａ制御ユニ
ット（ＭＣＵ　ｌ〜４）４内の、該テブル４３に対して
、自身のアクセス要求の発信を示すフラグ（１７１〜Ｆ
４）を、該テーブル４３の中の固定した位置に割り付け
るように構成する。

〔作用〕

即ち、本発明によれば、複数個の主記憶装置（台Ｓｌｌ
　１〜４）を有し、アクセスｉ（Ａ、Ｂ、〜Ｎ）からの
アクセス要求の上記複数個の主記憶装置（ＭＳＩＪ　１
〜４）に対する発信の可否を、競合条件（プライオリテ
ィ）を検査して制御する主記憶制御ユニット（肛υ）を
有する計算機システムにおいて、上記複数個の主記憶装
置（ＭＳＵ　１〜４）に対応させて、ビジーチェンクテ
ーブルを分割し、主記憶制御ユニット（ＭＣｔｌ）を該
主記憶装置（ＦＩＳＵ　ｌ〜４）ニ対して、１対１にす
る。

該主記憶制御ユニット（ＭＣＵ）は独立してアクセスを
行い、物理的にも独立した高集積回路（ＬＳＩ）で構成
する。

このようにすることで、例えば、主記憶装置（ＭＳｕ）
が２台のシステムでは、主記憶制御ユニット（ＭＣＵ）
を２個とし、主記憶装置（ＭＳＵ）が１台のときは、該
主記憶制御ユニット（ＭＣ［Ｉ）を１個というように、
システム構成に応じて、該主記憶制御ユニット（ＭＣＬ
Ｉ）の高集積口ｉ　（ＬＳＩ）の数を削減することがで
き、システムのコストパーフォーマンスを向上させるこ
とができる。

次に、複数個の連続した領域へのアクセスをブロックア
クセスと呼ぶと、本システムにおいて、該ブロックアク
セスを行う場合には、アドレスの存在する主記憶装置（
ＭＳＵ）に対して、該リクエストをふり分け、ばらばら
にアクセスを行うことになる。

そして、上記分割された各リクエストが全てアクセスを
終了した時点を、該ブロックアクセスの終了とする。

このとき、各主記憶制御ユニット（ＭＣＵＩ〜）がアク
セスを終えたかどうかを管理する為のテーブルが必要と
なるが、ここでは、これをスコアボドと呼ぶことにする
。

各主記憶制御ユニット（ＭＣＵ　１〜）はアクセスが終
了すると、上記スコアボードにフラグ（Ｆｌ〜）を立て
、アクセスすべき主記憶制御ユニット（ＭＣ０１〜）の
スコアボードに、上記フラグ（Ｆｌ〜）が全て立てば、
該ブロックアクセスのオペレーションの終了と判断し、
次のアクセスを取り込むように動作する。

本発明においては、このスコアボードを各主記憶制御ユ
ニット（ＭＣＵ１〜）毎に設け、それぞれからの対応す
る主記憶装置（ＭＳＵ　１〜）へのアクセスを終了した
ことを示す信号（ＰＯＲＴ　ＲＥＬ　ＭＣＵ　１〜）■
を全ての主記憶制御ユニッｌ−（ＭＣＵＩ〜）にブロー
ドキャストし、各主記憶制御ユニット（ＭＣＵ　１〜）
で、独立に、全ての主記憶制御ユニット　（ＭＣＵ１〜
）からのアクセスの終了を認識できるように構成する。

このとき、該スコアボードを含めたブロックアクセスの
終了をチエツクする回路（スコアボードユニット）を、
各主記憶制御ユニット（ＭＣＵ１〜）で同じ構成とする
ことで、該回路の高集積化（ＬＳＩ化）時のりビータビ
リティを得ることができる。

従って、システムの構成に応じて、該主記憶制御ユニッ
ト（？’ＩＣＵ　１〜）を増減でき、且つ、該主記憶制
御ユニット（ＭＣＵ　１〜）にリピータビリティを持た
せることで、システムのコストパーフォーマンスを向上
させることができる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

前述の第１図が本発明のメモリアクセス制御方式の原理
図であり、（ａ）は主記憶制御ユニッｌ−（ＭＣ０１〜
）の全体の構成を示し、（ｂ）はスコアボードユニット
の原理構成を示し、第２図は本発明の一実施例を説明す
る図であって、（ａ）はブロックアクセスの終了の判定
を一括管理で行う場合の概念を示し、（ｂｌ）〜（ｂ３
）は、ブロックアクセスの終了判定回路の個別管理の例
を示しており、主記憶制御ユニット（ＭＣ０１〜）４を
、主記憶装置（ＭＳＵ　１〜）１対応に分割して設け、
且つ、各主記憶制御ユニット（ＭＣＩ　１〜）４の構成
にリピータビリティを持たせる手段が本発明を実施する
のに必要な手段である。尚、全図を通して同じ符号は同
じ対象物を示している。

以下、第１図、第２図によって本発明のメモリアクセス
制御方式を説明する。

先ず、本発明においては、第１図（ａ）に示しているよ
うに、ビジーチエツクテーブル４１を主記憶装置（ＭＳ
Ｕ　１〜）１対応に分割して設け、その後に、優先順位
論理回路（ＰＬ）　４２を付加して、主記憶制御ユニッ
ｌ−（ＭＣＵＩ〜）４を構成する。

このように構成することで、主記憶装置（ＭＳＩＩ　１
〜）１に対するアクセスの発信の可否の制御を、該主記
憶装置（ＭＳＩＪ　１〜）■対応に個別に行うことがで
きる。

従って、システムに接続される主記憶装置（ＭＳＵ１〜
）■に対応して、本発明の主記憶側４２１１ユニット（
ＭＣＵ１〜）４を設けることで、システムの構成に柔軟
に対応させることができるようになる。

次に、本発明のメモリシステムの構成、制御を更に、詳
細に説明する。

第３図で説明した従来のメモリアクセスの一括管理方式
が、複数個のアクセス源（Ａ　、　Ｂ　、〜Ｎ）　２に
対応して、リクエストキュー３１．ボート３２を備え、
該ボート３２に読み出された複数個のリクエストについ
て、ビジーチエツクテーブル３３によるビジーチエ・ツ
クがＯＫで、且つ、優先順位論理回路（ＰＬ）　３４に
よるプライオリティが取られたリクエストに対して「ア
クセスＧｏ　Ｊが出力されていたと同じ過程で、本発明
の主記憶装置（ＭＳｔｌ　１〜）１に対応して分割設置
されている主記憶制御ユニフト（？ｌＣ０１〜）４にも
、複数個のアクセス源（Ａ、Ｂ、〜Ｎ）　２に対応して
、入力レジスタ（Ａ、Ｂ、〜Ｎ）　４帆及び、スコアボ
ード（Ａ、Ｂ、〜Ｎ）４３を備えている。

ここで、例えば、アクセス源Ａから、１つの主記憶装置
（ＭＳＵ　１〜）１に対する単位データのアクセスがあ
った場合には、第３図で説明したボートＡ　３２から、
該当する主記憶制御ユニッｌ−（ＭＣＵＩ〜）４の人力
レジスタＡ　４０に該リクエストが設定され、ビジーチ
エツクテーブル４１が参照されて、該当アドレスの領域
が゛空き′の場合には、次の優先順位論理回路（ＰＬ）
　４２で他のアクセス源（Ｂ、〜Ｎ）　２からのリクエ
ストとのプライオリティがとられて、該当の主記憶装置
（ＭＳＩＩ　］〜）ｌに「アクセスＧＯＪ信号■を出力
する。

同様にして、前述のブロックアクセスの場合には、例え
ば、アクセス源Ａからブロックアクセスであると、該当
ボートＡからのリクエストデータが、例えば、４分割さ
れ、対応する主記憶装置儲ＳＯ１〜４）　１に対応して
設けられている主記憶制御ユニット（ＭＣ０１〜４）４
の該当の入力レジスタＡ４０の全てが゛空き゛である条
件をとって、それぞれの人力レジスタＡ　４０に設定さ
れる。

以後、それぞれの主記憶制御ユニッｌ−（？’ＩＣＵｌ
〜）４において、独立に、ビジーチエツクテーブル４１
によるビジーチエツク、及び、優先順位論理回路（ＰＬ
）　４２によるプライオリティが得られると、該当の主
記憶装置（ＭＳＩＩ　１〜）１に「アクセスＧＯＪ信号
■を出力すると共に、第２図（ａ）に示した、アクセス
源Ａに対応するスコアボードＡ４３の対応ビットをセン
トする。

こうして、該アクセス源Ａからのブロックアクセス対象
の全て（本例では、４個の主記憶装置（ＭＳυ１〜４）
）の主記憶制御ユニット（ＭＣＵ１〜）４からのフラグ
（Ｆｌ、Ｆ２．〜）がスコアボードＡ　４３にセットさ
れ、該分割されたリクエストの全てのアクセスが終了し
た時点を、例えば、第１図（ｂ）に示した論理回路で検
出し、該スコアボードＡ　４３をクリア（リセット）す
ると共に、上記入力レジスタＡ４０をクリアして、該ア
クセス源Ａからの次のリクエストを取り込むように動作
する。

このような動作が、複数個のアクセス源（＾３Ｂ、〜Ｎ
）　２からリクエストに対して、主記憶装置（ＭＳ［１
１，２，〜）１に対応して設けられている主記憶制御ユ
ニット（ＭＣＩＪＩ〜）４において、アクセス源対応の
人力レジスタ（＾、Ｂ、〜Ｎ）　４０．スコアボード（
ＡＩｉ、〜Ｎ）４３を用いて並列に動作する。

然しなから、第２図（ａ）に示した、アクセス源に対応
して、システムに１個のスコアボードを設ける例では、
スコアボード（Ａ、Ｂ、〜Ｎ）４３を含む論理回路と、
入力レジスタ（Ａ、Ｂ、〜Ｎ）４０ビジチエツクテーブ
ル４１．優先順位論理回路４２を含む回路とが別々の高
集積回路（ＬＳＩ）となり、図示されている如くに、所
謂、「高集積回路（ＬＳＩ）間２クロス」結線となって
、その高集積回路（ＬＳＩ）間の論理遅延の点で不利で
ある。

そこで、本発明においては、主記憶装置（ｈｓｕ　１゜
２、〜）■に対応して設けられている各主記憶制御ユニ
ット０１ＣＵ　ｌ〜）４からのブロックアクセス終了信
号■を、互いに他の主記憶制御ユニット（ＭＣ０１〜）
４にブロードキャストし、それぞれにスコアボード（Ａ
、Ｂ、〜Ｎ）４３を設けて、第１図（ｂ）に示した論理
を構成する。本図において、バイパス回路は、各主記憶
制御ユニット（ＭＣＵ１〜）４において、プライオリテ
ィが得られたとき、主記憶装置（ＭＳｔｌ　１，２．〜
）■側に、即、発信できる場合のルートを示している。

このように、各主記憶装置（ＭＳＵｌ、２．〜）１対応
にスコアボード４３を設ける場合、ｌ）　前述の各ユニットのプライオリティがとれたこと
を示す信号（ＰＯＲＴ　ＲＥＥＬ　ＭＣＵ　１〜）■の
論理デイレイは、入力レジスタ４０からビジーチエ７ク
テーブル４１．優先順位論理回路（ＰＬ）　４２を介し
て出力される信号であるので非常にきびしくなる。

２）　高集積回路（ＬＳＩ）のビン数には制限がある。

３）各高集積回路（ＬＳＩ）は、開発コストの点から、
リピータビリティがあるようにしたい。

これらの条件を満たしながら、各主記憶制御ユニット（
ＭＣＵ　１〜）４にスコアボードを設ける手段を示した
ものが第２図（ｂｌ）〜（ｂ３）の構成例である。本図
において、“１′〜°４′　は前述のフラグＦ１〜Ｆ４
と同意である。

本図において、■は前述のブロックアクセス終了信号（
第１図（ｂ）参照）である。

（ｂｌ）の例は、各主記憶制御ユニット（ＭＣＵＩ〜）
４を構成する高集積回路（ＬＳＩ）間の配線によって、
該高集積回路（ＬＳＩ）のりビータビリティを保障する
回路例である。

（ｂ２）の例は、各高集積回路（ＬＳＩ）を識別する識
別子（ＣＩＩＰ−１０）　”ｉ’、各主記憶制御ユニッ
ト（ＭＣ０１〜）４から送られてきたブロックアクセス
終了信号■を、スコアボード４３の予め定められた位置
にセットするようにして、リピータビリティを保障する
ものである。

（ｂ３）の例は、各高集積回路（ＬＳＩ）が、スコアボ
ド４３中の自己の位置を固定にする（本例では、一番人
のビット位置）ことでリピータビリティを保障するもの
である。

アクセス源（Ａ、Ｂ、〜Ｎ）２．リクエストキュー３１
、ポート３２がＮ個あるとすると、前述のように、スコ
アボード４３もＮ個必要になる為、（ｂｌ）の例では、
（ｂ２）　、　（ｂ３）の例に比較して、ピン数がＮ本
多（なり、上記２）の条件で問題が多い。

又、（ｂ２）の例では、高集積回路（ＬＳＩ）を識別す
る識別子（ＣＩＩＩＰ−１０）による論理の為、その論
理デイレイの点で、上記１）の条件から（ｂｌ）　、　
（ｂ３）に劣る。

そこで、（ｂ３）に示した手段が最も効果的であるので
、本発明においては、この（ｂ３）図に示した構成を採
用することにする。

このように、本発明は、複数個の主記憶装置（ｉＳＯ１
〜４）を有し、アクセス源（Ａ、Ｂ、〜Ｎ）からのアク
セス要求の上記複数個の主記憶装置（ＭＳＵ　１〜４）
に対する発信の可否を、競合条件（プライオリティ）を
検査して制御する主記憶制御ユニッｌ−（ＭＣＵ）を有
する計算機システムにおいて、該主記憶制御ユニット（
ＭＣＵ）内のビジーチエツクテーブルを主記憶装置対応
に分割し、それぞれに、優先順位回路（ＰＬ）　、スコ
アボードを付加し、各ユニットでの上記プライオリティ
のとれたことを示す信号■を全ての主記憶制御ユニット
（ＭＣＵ）にブロードキャストして、各主記憶制御ユニ
ット（ＭＣＵ）で独立に、ブロックアクセス終了信号■
を生成するようにし、該ブロックアクセス終了信号■の
生成回路をリピータビリティのある構成とすることで、
システムの構成に対応して、該主記憶制御ユニット（Ｍ
Ｃ（１）を増減させることができ、コストパフォーマン
スの良いメモリシステムを構築できるようにした所に特
徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明のメモリアクセス
制御方式は、複数個の主記憶装置（ＭＳＵ　１〜４）を
有し、アクセス源（Ａ、Ｂ、〜Ｎ）がらのアクセス要求
の上記複数個の主記憶装置（ＭＳＵ　１〜４）に対する
発信の可否を、競合条件を検査して制御する主記憶制御
ユニット（ＭＣＵ）を有する計算機システムにおいて、
（１）上記主記憶制御ユニット（ＭＣＵ）を上記主記憶
装置（ＭＳＵ　１〜４）に対応させて、同一で。

複数個の主記憶制御ユニット（ＭＣＵ１〜４）に分割し
、上記主記憶装置（ＭＳＵ　１〜４）単位にリクエスト
発信の可否を制御するように構成する。（２）上記メモ
リアクセス制御方式であって、単位データ長の複数倍の
データ長のアクセスであるブロックアクセスを行うのに
、該ブロックアクセスデータを、単位データ長のアクセ
ス単位（ＤＩ〜Ｄ４）に分割し、各アクセス単位を別々
に、対応する主記憶装置（ＭＳ０１〜４）に対するアク
セス要求として、上記主記憶制御装置（ＭＳｌ　１〜４
）に対応して設けた主記憶制御ユニット（ＭＣＵ１〜４
）から発信■し、各主記憶制御ユニット（ＭＣＵ　１〜
４）に、他の主記憶制御ユニット（ＭＣ１ｌ　１〜４）
における上記アクセス要求の発信■を示すフラグ（Ｆ１
〜Ｆ４）を保存するテーブルを備え、全てのアクセス単
位のアクセス要求の発信■が終了した時点を検出してブ
ロックアクセスの終了■とする機構を設けて、各主記憶
制御ユニット　（？ＩＣ０１〜４）内の、該テーブルに
対して、自身のアクセス要求の発信を示すフラグ（Ｆ１
〜Ｆ４）を、該テブルの中の固定した位置に割り付ける
ようにしたものであるので、システムの構成に応じて、
核上記憶制御ユニ７　）（ＭＣＩ　ｌ〜）を増減でき、
且つ、核上記憶制御ユニット（ＭＣＩ　１〜）にリピー
タビリティを持たせることで、システムのコストパーフ
ォ〜マンスを向上させることができる効果がある。

【図面の簡単な説明】

第１図は本発明のメモリアクセス制御方式の原理図。第２図は本発明の一実施例を説明する図。第３図は従来のメモリシステムの構成例を示した図。である。２はアクセス源（八ＩＢＩ　〜Ｎ）。３．４は主記憶制御ユニット（ＭＣＵ）。３１はリクエストキュー、３２はポート（八＋Ｂ＋　〜
Ｎ）。３３．４１はビジーチエツクテーブル。３４　、４２は優先順位論理回路（ＰＬ）。４は主記憶制御ユニッｌ−（ＭＣ［Ｉ　Ｏ〜４）。４０は入力レジスタ（Ａ、Ｂ、〜Ｎ）。４３はスコアボード（Ａ、Ｂ、〜Ｎ）。 ■はプライオリティがとれたことを示す信号（ＰＯＩ？
Ｔ　ＲＥＬ　ＭＣＵＯ〜）、又は、［アクセスＧｏ　Ｊ
信号。 ■はブロックアクセスの終了信号、又は、単に、ブロッ
クアクセスの終了。Ｉ？１．〜Ｆ３．又は、′１゛〜４はフラグ。ＣＨＩＰ−１０は高集積回路（ＬＳＩ）識別子。をそれぞれ示す。図面において、 ■は主記憶装置団ＳＵ、又は、ＭＳｏ　１〜４）収、。え、Ｆ？１ＰＯｆｆｌ　Ｆｅ１：Ｌ　ＦＭＴ　１ｍ　ＦＯｌ’ｊＴ
　ｌ’ＥＬ水全８月のメモソアフヤス制イエＰ方式ンの
、臂、ヂ里ｍ第図（予のＨｍｈ’径−一才足来のメ（ＩＪシステムの搏灰イダＩ派示した図第図

Claims

【特許請求の範囲】

（１）複数個の主記憶装置（ＭＳＵ１〜４）（１）を有
し、アクセス源（Ａ，Ｂ，〜Ｎ）（２）からのアクセス
要求の上記複数個の主記憶装置（ＭＳＵ１〜４）（１）
に対する発信の可否を、競合条件を検査して制御する主
記憶制御ユニット（ＭＣＵ）を有する計算機システムに
おいて、上記主記憶制御ユニット（ＭＣＵ）を上記主記憶装置（
ＭＳＵ１〜４）（１）に対応させて、同一で、複数個の
主記憶制御ユニット（ＭＣＵ１〜４）（４）に分割し、
上記主記憶装置（ＭＳＵ１〜４）（１）単位にリクエス
ト発信の可否を制御することを特徴とするメモリアクセ
ス制御方式。
（２）上記メモリアクセス制御方式であって、単位デー
タ長の複数倍のデータ長のアクセスであるブロックアク
セスを行うのに、該ブロックアクセスデータを、単位データ長のアクセス
単位（Ｄ１〜Ｄ４）に分割し、各アクセス単位を別々に
、対応する主記憶装置（ＭＳＵ１〜４）（１）に対する
アクセス要求として、上記主記憶制御装置（ＭＳＵ１〜
４）（１）に対応して設けた主記憶制御ユニット（ＭＣ
Ｕ１〜４）（４）から発信（［１］）し、各主記憶制御
ユニット（ＭＣＵ１〜４）（４）に、他の主記憶制御ユ
ニット（ＭＣＵ１〜４）（４）における上記アクセス要
求の発信（［１］）を示すフラグ（Ｆ１〜Ｆ４）を保存
するテーブル（４３）を備え、全てのアクセス単位のア
クセス要求の発信（［１］）が終了した時点を検出して
ブロックアクセスの終了（［２］）とする機構を設けて
、各主記憶制御ユニット（ＭＣＵ１〜４）（４）内の、該
テーブル（４３）に対して、自身のアクセス要求の発信
を示すフラグ（Ｆ１〜Ｆ４）を、該テーブル（４３）の
中の固定した位置に割り付けることを特徴とする請求項
１に記載のメモリアクセス制御方式。