JPH02166923A - ビット誤り率測定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はビット誤り率測定回路に関し、特にビット誤り
車側定時間の短縮を図った回路に関する。

〔従来の技術〕

従来、この種のビット誤り率測定回路として、第２図に
示すものが用いられている。即ち、ビット誤りパルス信
号は論理積回路１２を通してビ。

ト誤り計数回路１１に入力させ、ここでビット誤り数の
計数を行う。また、クロック計数回路１３はクロック数
を計数し、桁数選択信号によって設定された数のクロッ
クを計数した時に、ストップ信号を前記論理積回路１２
に出力する。なお、ビット誤り計数回路１１とクロック
計数回路１３はリセットパルス信号により同時にリセッ
トされるようになっている。

この回路では、リセットにより、ビット誤り計数回路１
１は入力されるビット誤りパルス信号の計数を開始し、
同時にクロック計数回路１３はクロック数を計数する。

そして、桁数選択信号によって選択された値までクロッ
ク数を計数すると、クロック計数回路１３からストップ
信号が出力され、これによりビット誤り計数回路１１の
計数作業も停止され、該クロック数間でのビット誤りパ
ルス数が計数される。

したがって、この回路ではクロック数を所要の桁数に設
定すれば、測定したビット誤り数がそのまま誤り率とな
るため、特に演算回路は必要とされない。

〔発明が解決しようとする課題〕

上述した従来のビット誤り率測定回路は、クロック計数
回路１３で計数するクロック数をそのまま誤り率の基準
にしているため、１桁精度を良くするためには計数する
クロックの数を１０倍する必要があり、１０倍の測定時
間がかかっている。すなわち、１０−”の値の測定に対
して１０−’の測定をするためには１０倍の測定時間が
かかっている。例えば１．５Ｍ　ｂ　ｐ　ｓのデータに
おいて、有効数字を３桁として１０−ｂのビット誤り率
を測定する場合、１０’個のクロックの計数が必要にな
り、測定時間は約６６秒かかる。さらに、１０−７のビ
ット誤り率では１０倍の６６０秒つまり約１１分、更に
１０−１′の測定ならば約１１０分もかかりビット誤り
率の測定に長時間を要するという問題がある。

本発明は測定時間の短縮を実現したビット誤り率測定回
路を提供することを目的とする。

〔課題を解決するための手段］ 本発明のビット誤り率測定回路は、ビット誤り数選択信
号によって予め設定された数のビット誤り数を計数した
ときに該ビット誤り数とストップ信号を夫々出力するビ
ット誤り計数回路と、クロックを通過させ、前記ビット
誤り計数回路からのストップ信号が入力されたときにク
ロックの通過を停止させる論理積回路と、この論理積回
路を通過されたクロック数を計数するクロック計数回路
と、前記ビット誤り計数回路から出力されるビット誤り
数を分子とし、前記クロック計数回路から出力されるク
ロック数を分母として除算を行ってビット誤り率を演算
する演算回路とを備えている。

〔作用〕

上述した構成では、所要数のビット誤り数を計数する間
のクロック数を計数すれば、演算回路においてこれらビ
ット誤り数とクロック数でビット誤り率を演算すること
が可能となり、所要の精度の測定に必要とされるクロッ
ク数の計数を低減し、測定時間の短縮を可能とする。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明のビット誤り率測定回路の一実施例のブ
ロック図である。

このビット誤り率測定回路はビット誤り計数回路１．論
理積回路２．クロック計数回路３．及び演算回路４を備
えている。

ビット誤り計数回路１は、リセットパルス信号によって
リセットされ、リセットと共にビット誤りパルス信号の
計数を開始する。また、このビット誤り計数回路１には
、任意に設定される誤り数選択信号が人力され、計数す
るピント誤りパルス信号数がこの設定された選択値に達
した時に、それまで計数したビット誤り数を演算回路４
に出力し、同時にストップ信号を論理積回路２に出力す
る。

論理積回路２は、クロックが人力され、計数中はそのク
ロックをそのまま出力しているが、ピント誤り計数回路
１から出力されるストップ信号が入力された時にクロッ
クの出力を禁止する。

クロック計数回路３はリセットパルス信号によってリセ
ットされ、論理積回路２がら出力されるクロック数を計
数する。そして、ストップ信号により論理積回路２から
のクロック出力が停止された時に、それまで計数したク
ロック数を演算回路４に出力する。

演算回路４は、ビット誤り計数回ｍｌから出力されたビ
ット誤り数を分子、クロック計数回路３から出力された
クロック数を分母として除算を行い、ビット誤り率を出
力する。

したがって、この回路では、予め設定したビット誤り数
を計数し、これと同時にその間のクロック数を計数する
。そして、演算回路４において、これら計数値の除算を
行うことで、ビット誤り率を測定することが可能となる
。このため、演算回路４が必要とされるが、測定に際し
て要求されるクロックの計数値を低減することができ、
結果として測定時間の短縮を図ることが可能となる。

例えば、１０−Ｂの精度の測定を行う場合には、２０個
程度のビット誤りパルス数を計数すればよ（、この間の
クロック数を計数するのに要する時間は少なくとも１３
０秒あれば充分である。したがって、従来の回路の測定
時間１００分に比べて約５０分の１程度に短縮できるこ
とが判る。

〔発明の効果〕

以上説明したように本発明は、予め設定された数のビッ
ト誤り数を計数すると同時に、この間のクロック数を計
数し、これらビット誤り数とクロック数による演算によ
りビット誤り率を測定しているので、所要の精度のビッ
ト誤り率の測定に必要とされるクロック数の計数を低減
し、測定時間を著しく短縮することができる効果がある
。

【図面の簡単な説明】

第１図は本発明によるビット誤り率測定回路の一実施例
の構成を示すブロック図、第２図は従来のビット誤り率
測定回路の一例を示すブロック図である。 １・・・ビット誤り計数回路、２・・・論理積回路、３
・・・クロック計数回路、４・・・演算回路、１１・・
・ビット誤り計数回路、１２・・・論理積回路、１３・
・・クロック計数回路。

Claims (1)

【特許請求の範囲】
1. １、ビット誤り数選択信号によって予め設定された数の
   ビット誤り数を計数したときに該ビット誤り数とストッ
   プ信号を夫々出力するビット誤り計数回路と、クロック
   を通過させ、前記ビット誤り計数回路からのストップ信
   号が入力されたときにクロックの通過を停止させる論理
   積回路と、この論理積回路を通過されたクロック数を計
   数するクロック計数回路と、前記ビット誤り計数回路か
   ら出力されるビット誤り数を分子とし、前記クロック計
   数回路から出力されるクロック数を分母として除算を行
   ってビット誤り率を演算する演算回路とを備えることを
   特徴とするビット誤り率測定回路。