JPH0216765A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0216765A JPH0216765A JP63165862A JP16586288A JPH0216765A JP H0216765 A JPH0216765 A JP H0216765A JP 63165862 A JP63165862 A JP 63165862A JP 16586288 A JP16586288 A JP 16586288A JP H0216765 A JPH0216765 A JP H0216765A
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- JP
- Japan
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- electrodes
- wirings
- wiring
- electrode
- insulating film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体記憶装置など高集積化された繰り返しパターンを
有する半導体装置の改良に関し、高集積化及び高速化、
電極・配線の信頼性向上などの問題を簡単な手段で実現
した半導体装置を提供することを目的とし、 半導体基板上に形成され且つ間に電極コンタクト窓を貫
通させることが可能な間隔をおいて繰り返し配列された
同種の電極・配線と、該電極・配線上に層間絶縁膜を介
して形成され且つ長平方向エツジが該電極・配線の長手
方向エツジと重なり合う程度に密に繰り返し配列された
該電極・配線と同種の電極・配線とを備えてなるよう構
成する。
有する半導体装置の改良に関し、高集積化及び高速化、
電極・配線の信頼性向上などの問題を簡単な手段で実現
した半導体装置を提供することを目的とし、 半導体基板上に形成され且つ間に電極コンタクト窓を貫
通させることが可能な間隔をおいて繰り返し配列された
同種の電極・配線と、該電極・配線上に層間絶縁膜を介
して形成され且つ長平方向エツジが該電極・配線の長手
方向エツジと重なり合う程度に密に繰り返し配列された
該電極・配線と同種の電極・配線とを備えてなるよう構
成する。
本発明は、半導体記憶装置など高集積化された繰り返し
パターンを有する半導体装置の改良に関する。
パターンを有する半導体装置の改良に関する。
半導体記憶装置に於いては、高集積化が進行するにつれ
て電極・配線は密に形成され、配線のピンチ、即ち、成
る配線の中心線と相隣る配線の中心線との間隔を小さく
することが必要とされている。然しなから、そのように
しても、電極・配線の信頼性及び素子動作の高速性は維
持されなければならない。
て電極・配線は密に形成され、配線のピンチ、即ち、成
る配線の中心線と相隣る配線の中心線との間隔を小さく
することが必要とされている。然しなから、そのように
しても、電極・配線の信頼性及び素子動作の高速性は維
持されなければならない。
従来、半導体記憶装置に於いて、配線のピッチを小さく
する為には、配線幅を狭く、且つ、配線間の幅も狭くす
ることが行われている。
する為には、配線幅を狭く、且つ、配線間の幅も狭くす
ることが行われている。
第１１図は従来の半導体記憶装置を解説する為の要部平
面図、第１２図は第１１図に見られる線Ｘｌ−Ｘ１に沿
う要部切断側面図、第１３図は同じく線Ｘ２−Ｘ２に沿
う要部切断側面図、第１４図は同じく線Ｙｌ−Ｙｌに沿
う要部切断側面図をそれぞれ表している。尚、ここで対
象にしている半導体記憶装置は、ＤＩＥＴ （ｄｉｅｌ
ｅｃｔｒｉｃａｌｌｙ ｅｎｃａｐｓｕｌａｔｅｄ
ｔｒｅ ｎ ｃ ｈ）キャパシタ・セルと呼ばれてい
るトレンチ・キャパシタ構造のダイナミック・ランダム
・アクセス・メモリ （ｄｙｎａｍｉｃ ｒａｎｄｏ
ｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＤＲＡＭ）であ
る（ＤＩＥＴキャパシタ・セルについては、例えば、ｒ
ｌＥＥＥ ＩｎｔｅｒｎａｔｉｏｎａＩ Ｅｌｅｃ
ｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ Ｄ
ＥＣ，１９８６講演予稿集 講演番号６．３Ｊ、を参照
のこと）。
面図、第１２図は第１１図に見られる線Ｘｌ−Ｘ１に沿
う要部切断側面図、第１３図は同じく線Ｘ２−Ｘ２に沿
う要部切断側面図、第１４図は同じく線Ｙｌ−Ｙｌに沿
う要部切断側面図をそれぞれ表している。尚、ここで対
象にしている半導体記憶装置は、ＤＩＥＴ （ｄｉｅｌ
ｅｃｔｒｉｃａｌｌｙ ｅｎｃａｐｓｕｌａｔｅｄ
ｔｒｅ ｎ ｃ ｈ）キャパシタ・セルと呼ばれてい
るトレンチ・キャパシタ構造のダイナミック・ランダム
・アクセス・メモリ （ｄｙｎａｍｉｃ ｒａｎｄｏ
ｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＤＲＡＭ）であ
る（ＤＩＥＴキャパシタ・セルについては、例えば、ｒ
ｌＥＥＥ ＩｎｔｅｒｎａｔｉｏｎａＩ Ｅｌｅｃ
ｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ Ｄ
ＥＣ，１９８６講演予稿集 講演番号６．３Ｊ、を参照
のこと）。
図に於いて、ｌはｐ型シリコン半導体基板、２はｎ型不
純物拡散領域、３は二酸化シリコン（ＳｉＯｚ）からな
るフィールド絶縁膜、４は燐珪酸ガラス（ｐｈｏｓｐｈ
ｏｓｉｌｉｃａｔｅ ｇｌａｓｓ：ＰｓＧ）からなる
層間絶縁膜、５はアルミニウム（Ａ１合金からなるビッ
ト線である電極・配線（下層の電極・配線）、７はＰＳ
Ｇからなるカバー膜、８はトレンチ・キャパシタ部分、
９はトレンチ・キャパシタ部分に於ける５ｉ０２からな
る誘電体膜、１０はトレンチ・キャパシタ部分に於ける
多結晶シリコンからなる電極膜、１１は多結晶シリコン
からなるキャパシタ引き出し配線、１２は多結晶シリコ
ンからなるワード線、１３はフィールド絶縁膜３のエツ
ジ、１４は多結晶シリコンからなるキャパシタ引き出し
配線１１のエツジ、１５はｎ型不純物拡散領域２とビッ
ト線５とを結ぶ為の電極コンタクト窓、１６はトレンチ
・キャパシタ部分８のエツジをそれぞれ示している。
純物拡散領域、３は二酸化シリコン（ＳｉＯｚ）からな
るフィールド絶縁膜、４は燐珪酸ガラス（ｐｈｏｓｐｈ
ｏｓｉｌｉｃａｔｅ ｇｌａｓｓ：ＰｓＧ）からなる
層間絶縁膜、５はアルミニウム（Ａ１合金からなるビッ
ト線である電極・配線（下層の電極・配線）、７はＰＳ
Ｇからなるカバー膜、８はトレンチ・キャパシタ部分、
９はトレンチ・キャパシタ部分に於ける５ｉ０２からな
る誘電体膜、１０はトレンチ・キャパシタ部分に於ける
多結晶シリコンからなる電極膜、１１は多結晶シリコン
からなるキャパシタ引き出し配線、１２は多結晶シリコ
ンからなるワード線、１３はフィールド絶縁膜３のエツ
ジ、１４は多結晶シリコンからなるキャパシタ引き出し
配線１１のエツジ、１５はｎ型不純物拡散領域２とビッ
ト線５とを結ぶ為の電極コンタクト窓、１６はトレンチ
・キャパシタ部分８のエツジをそれぞれ示している。
この従来の半導体記憶装置に於ける電極・配線の特徴が
顕著に表されているのは第１２図及び第１３図であり、
これらの図に於ける例えばビット線５に着目すると判る
ように、半導体素子が微細化されると配線のピンチを小
さくしなければならないことが理解されよう。
顕著に表されているのは第１２図及び第１３図であり、
これらの図に於ける例えばビット線５に着目すると判る
ように、半導体素子が微細化されると配線のピンチを小
さくしなければならないことが理解されよう。
通常、半導体装置に於ける配線には／１合金が用いられ
ている。
ている。
然しなから、Ａβ合金の配線は細くするとストレス・マ
イグレーションに依る断線が発生し易くなり、信頼性が
損なわれる。特に、配線の幅が１〔μｍ〕以下の微細な
ものになると断線の頻度は高くなり、高集積化を妨げる
要因になってきた。
イグレーションに依る断線が発生し易くなり、信頼性が
損なわれる。特に、配線の幅が１〔μｍ〕以下の微細な
ものになると断線の頻度は高くなり、高集積化を妨げる
要因になってきた。
また、ピンチが小さ（なると、配線間の絶縁膜に依る寄
生容量が無視できないような値を示し、従って、半導体
記憶装置の動作が遅くなる旨の問題も生ずる。
生容量が無視できないような値を示し、従って、半導体
記憶装置の動作が遅くなる旨の問題も生ずる。
本発明は、高集積化及び高速化、電極・配線の信頼性向
上などの問題を簡単な手段で実現した半導体装置を提供
する。
上などの問題を簡単な手段で実現した半導体装置を提供
する。
第１図乃至第４図は本発明の詳細な説明する為のもので
、第１図は半導体記憶装置の要部平面図、第２図は第１
図に見られる線ＸＩ−ＸＩに沿う要部切断側面図、第３
図は同じ＜ｖＡＸ２−Ｘ２に沿う要部切断側面図、第４
図は同じく線Ｙｌ−Ｙｌに沿う要部切断側面図をそれぞ
れ表し、第１１図乃至第１４図に於いて用いた記号と同
記号は同部分を表すか或いは同じ意味を持つものとする
。尚、ここでも、対象としている半導体記憶装置はＤＩ
ＥＴキャパシタ・セルを有するＤＲＡＭとしているが、
本発明では、電極・配線構造を問題にしているので、バ
ルク内の構造については図示例に限定されない。また、
ＤＲＡＭを採り上げた関係で、電極・配線をビット線と
して説明しているが、これにも限定されることはなく、
要は、繰り返し形成することが必要な全ての電極・配線
に実施することが可能である。
、第１図は半導体記憶装置の要部平面図、第２図は第１
図に見られる線ＸＩ−ＸＩに沿う要部切断側面図、第３
図は同じ＜ｖＡＸ２−Ｘ２に沿う要部切断側面図、第４
図は同じく線Ｙｌ−Ｙｌに沿う要部切断側面図をそれぞ
れ表し、第１１図乃至第１４図に於いて用いた記号と同
記号は同部分を表すか或いは同じ意味を持つものとする
。尚、ここでも、対象としている半導体記憶装置はＤＩ
ＥＴキャパシタ・セルを有するＤＲＡＭとしているが、
本発明では、電極・配線構造を問題にしているので、バ
ルク内の構造については図示例に限定されない。また、
ＤＲＡＭを採り上げた関係で、電極・配線をビット線と
して説明しているが、これにも限定されることはなく、
要は、繰り返し形成することが必要な全ての電極・配線
に実施することが可能である。
さて、ここでは、第１１図空いて第１４図に表されてい
ない部分を説明する。
ない部分を説明する。
第１図乃至第４図に於いて、６は／１合金からなるビッ
ト線である電極・配線（上層の電極・配′！ｖＡ）を示
している。
ト線である電極・配線（上層の電極・配′！ｖＡ）を示
している。
図から明らかなように、ビット線である電極・配線５は
下層に、そして、ビット線である電極・配線６は上層に
それぞれ形成され、しかも、平面的に見ると電極・配線
５及び６は一部が重なり合うほどに密接に配列されてい
る。本来、ビ・ノド線は、それぞれ所定間隔を維持して
同一層に形成され且つ全く同じ機能をするものであるか
ら、それに比較すると、本発明に依った場合、電極・配
線（ビットｖＡ）としての機能は変わりないが、ピッチ
を著しく小さくすることができる為、電極・配線自体の
幅を広く採ったり、或いは、同じ層に属する電極・配線
の間隔を広く採ったり、占有面積を縮小することが可能
である。
下層に、そして、ビット線である電極・配線６は上層に
それぞれ形成され、しかも、平面的に見ると電極・配線
５及び６は一部が重なり合うほどに密接に配列されてい
る。本来、ビ・ノド線は、それぞれ所定間隔を維持して
同一層に形成され且つ全く同じ機能をするものであるか
ら、それに比較すると、本発明に依った場合、電極・配
線（ビットｖＡ）としての機能は変わりないが、ピッチ
を著しく小さくすることができる為、電極・配線自体の
幅を広く採ったり、或いは、同じ層に属する電極・配線
の間隔を広く採ったり、占有面積を縮小することが可能
である。
本発明に依った場合、電極・配線のピッチをどの程度に
小さくすることが可能であるかは、上層の電極・配線に
関する電極コンタクト窓が下層の電極・配線間を通過し
てコンタクト個所に到達する構成を採り得るか否かで決
められる。また、上層の電極・配線に関する電極コンタ
クト窓は、コンタクト個所、例えば半導体基板までが深
いことから、その内部を導電物質で埋める際、選択的な
化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法でタングステン（Ｗ）を成
長させるか、或いは、高温バイアススパッタリング法で
Ａ１合金を形成するようにし、電極コンタクト窓内で導
電物質の切れが発生することを防止する。
小さくすることが可能であるかは、上層の電極・配線に
関する電極コンタクト窓が下層の電極・配線間を通過し
てコンタクト個所に到達する構成を採り得るか否かで決
められる。また、上層の電極・配線に関する電極コンタ
クト窓は、コンタクト個所、例えば半導体基板までが深
いことから、その内部を導電物質で埋める際、選択的な
化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法でタングステン（Ｗ）を成
長させるか、或いは、高温バイアススパッタリング法で
Ａ１合金を形成するようにし、電極コンタクト窓内で導
電物質の切れが発生することを防止する。
このようなことから、本発明に依る半導体装置に於いて
は、半導体基板（例えばｐ型シリコン半導体基板１）上
に形成され且つ間に電極コンタクト窓を貫通させること
が可能な間隔をおいて繰り返し配列された同種の電極・
配線（例えば電極・配線５）と、該電極・配線上に層間
絶縁Ｍ（例えば層間絶縁膜４）を介して形成され且つ長
平方向エツジが該電極・配線の長平方向エツジと重なり
合う程度に密に繰り返し配列された該電極・配線と同種
の電極・配線（例えば電極・配線６）とを備えている。
は、半導体基板（例えばｐ型シリコン半導体基板１）上
に形成され且つ間に電極コンタクト窓を貫通させること
が可能な間隔をおいて繰り返し配列された同種の電極・
配線（例えば電極・配線５）と、該電極・配線上に層間
絶縁Ｍ（例えば層間絶縁膜４）を介して形成され且つ長
平方向エツジが該電極・配線の長平方向エツジと重なり
合う程度に密に繰り返し配列された該電極・配線と同種
の電極・配線（例えば電極・配線６）とを備えている。
前記手段を採ることに依り、下地になっている半導体素
子の密度が同一であるとした場合、従来のものに比較し
、電極・配線を幅広くしたり、或いは、電極・配線間隔
を広くするなどして信頼性の向上、動作速度の向上を図
ることができ、また、半導体素子の密度を高めることが
可能であるならば、電極・配線を無理に詰め込まなくて
も、容易に高集積化することができる。
子の密度が同一であるとした場合、従来のものに比較し
、電極・配線を幅広くしたり、或いは、電極・配線間隔
を広くするなどして信頼性の向上、動作速度の向上を図
ることができ、また、半導体素子の密度を高めることが
可能であるならば、電極・配線を無理に詰め込まなくて
も、容易に高集積化することができる。
第５図（Ａ）乃至（Ｆ）及び第６図（Ａ）乃至（Ｆ）は
本発明一実施例を解説する為の工程要所に於ける半導体
装置の要部切断側面図を表し、以下、これ等の図を参照
しつつ説明する。尚、第５図は下層電極と半導体基板と
のコンタクトを説明する為のもので、第２図と同様な図
であり、第６図は上層電極と半導体基板とのコンタクト
を説明する為のもので、第３図と同様な図である。
本発明一実施例を解説する為の工程要所に於ける半導体
装置の要部切断側面図を表し、以下、これ等の図を参照
しつつ説明する。尚、第５図は下層電極と半導体基板と
のコンタクトを説明する為のもので、第２図と同様な図
であり、第６図は上層電極と半導体基板とのコンタクト
を説明する為のもので、第３図と同様な図である。
本製造工程では、前記同様、半導体記憶装置を対象とし
、その能動領域を形成するまでは、通常のバイポーラ或
いはＭＩＳ（ｍｅｔａｌ １ｎｓｕｌａｔｏｒ ５
６Ｈ１ｉｃｏｎｄｕｃｔｏｒ）半導体記憶装置の製造工
程と同じである。図では、トランジスタ、キャパシタ、
抵抗など能動素子及び受動素子の形成或いはスタティッ
ク・ランダム・アクセス・メモリ （ｓｔａｔｉｃ
ｒａｎｄ。
、その能動領域を形成するまでは、通常のバイポーラ或
いはＭＩＳ（ｍｅｔａｌ １ｎｓｕｌａｔｏｒ ５
６Ｈ１ｉｃｏｎｄｕｃｔｏｒ）半導体記憶装置の製造工
程と同じである。図では、トランジスタ、キャパシタ、
抵抗など能動素子及び受動素子の形成或いはスタティッ
ク・ランダム・アクセス・メモリ （ｓｔａｔｉｃ
ｒａｎｄ。
ｍ ａｃｃｅｓｓ ｍｓｍｏｒｙ：ＳＲＡＭ）での
セル内結線、ワード線など下地形成の工程は完了してい
るものとする。図にはｐ型シリコン半専体基板２１にｎ
型不純物拡散領域２２、Ｓ ｉ ０２からなるフィール
ド絶縁膜２３、ＰＳＧからなる層間絶縁膜２４が表され
ている。
セル内結線、ワード線など下地形成の工程は完了してい
るものとする。図にはｐ型シリコン半専体基板２１にｎ
型不純物拡散領域２２、Ｓ ｉ ０２からなるフィール
ド絶縁膜２３、ＰＳＧからなる層間絶縁膜２４が表され
ている。
次に、その後の工程として、Ａｆ金合金らなるビット線
を形成する場合を説明する。
を形成する場合を説明する。
第５図（Ａ）及び第６図（Ａ）参照
（１１通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセス及び反応性イオン・エツチング（ｒｅａｃ
ｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を
適用することに依り、厚さが１ ｃμｍ〕の層間絶縁膜
２４を選択的にエッチソゲして、例えば奇数列目のビッ
ト線に関する電極コンタクト窓２４Ａを形成する。
ト・プロセス及び反応性イオン・エツチング（ｒｅａｃ
ｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を
適用することに依り、厚さが１ ｃμｍ〕の層間絶縁膜
２４を選択的にエッチソゲして、例えば奇数列目のビッ
ト線に関する電極コンタクト窓２４Ａを形成する。
第５図（Ｂ）及び第６図（Ｂ）参照
（２１ＷＦ６並びに５ｚ−ｉ、をソース・ガスとし、電
極コンタクト窓２４Ａ内に表出されたシリコン半導体基
板２１の表面にのみ、厚さが０．８〔μｍ〕程度である
タングステン（Ｗ）からなる埋め込み導通膜２５を選択
成長させる。
極コンタクト窓２４Ａ内に表出されたシリコン半導体基
板２１の表面にのみ、厚さが０．８〔μｍ〕程度である
タングステン（Ｗ）からなる埋め込み導通膜２５を選択
成長させる。
この選択成長は、ＷＦ ｓ ： ３ （Ｓ ＣＣＭ）、
Ｓ ｉ Ｈ４： ３ （ＳＣＣＭ）の流量で、ＷＦ６と
ＳｉＨ４の圧力が３Ｘ１０−２（Ｔｏｒｒ）となるよう
にし、キャリヤ・ガスに水素（Ｈ２）を用い、温度２２
０［’ｌｌｌ：）で実施する。
Ｓ ｉ Ｈ４： ３ （ＳＣＣＭ）の流量で、ＷＦ６と
ＳｉＨ４の圧力が３Ｘ１０−２（Ｔｏｒｒ）となるよう
にし、キャリヤ・ガスに水素（Ｈ２）を用い、温度２２
０［’ｌｌｌ：）で実施する。
（３） スパッタリング法を適用することに依り、厚
さが１ 〔μｍ〕程度である／１合金膜を形成する。
さが１ 〔μｍ〕程度である／１合金膜を形成する。
（４）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセス及びＢＣＩ ３ ＋Ｃβ２をエツチング・
ガスとするＲＩＥ法を適用することに依り、前記ＡＮ合
金膜のパターニングを行って奇数列のビット線（下層の
電極・配線）２６を形成する。このビット線２６は埋め
込み導通膜２５を介してシリコン半導体基板２１とコン
タクトしていることは云うまでもない。
ト・プロセス及びＢＣＩ ３ ＋Ｃβ２をエツチング・
ガスとするＲＩＥ法を適用することに依り、前記ＡＮ合
金膜のパターニングを行って奇数列のビット線（下層の
電極・配線）２６を形成する。このビット線２６は埋め
込み導通膜２５を介してシリコン半導体基板２１とコン
タクトしていることは云うまでもない。
第５図（Ｃ）及び第６図（Ｃ）参照
（５１ＣＶＤ法を適用することに依り、厚さ１ 〔μｍ
〕程度のＰＳＧからなる層間絶縁膜２７を堆積させる。
〕程度のＰＳＧからなる層間絶縁膜２７を堆積させる。
（６）スピン・コート法を適用することに依り、溶剤に
シリコン酸化物を溶かした液を塗布し、それを加熱して
溶剤を気散させ、層間絶縁膜２７の窪みにスピン・オン
・グラス（ｓｐｉｎ 。
シリコン酸化物を溶かした液を塗布し、それを加熱して
溶剤を気散させ、層間絶縁膜２７の窪みにスピン・オン
・グラス（ｓｐｉｎ 。
ｎ ｇｌａｓｓ：ＳＯＧ、例えば東京応化製０ＣＤ）
膜２８を形成する。
膜２８を形成する。
＋７＋ＣＶＤ法を適用することに依り、厚さ１ 〔μｍ
〕程度のＰＳＧからなる層間絶縁膜２９を堆積させる。
〕程度のＰＳＧからなる層間絶縁膜２９を堆積させる。
（８） スピン・コート法を適用することに依り、厚
さ１ 〔μｍ〕程度のフォト・レジスト膜３０を形成す
る。
さ１ 〔μｍ〕程度のフォト・レジスト膜３０を形成す
る。
このようにすることで、ウェハ表面は平坦化される。
第５図（Ｄ）及び第６図（Ｄ）参照
（９） ドライ・エツチング法を適用し、且つ、フォ
ト・レジスト及びＰＳＧのエツチング・レートが同じに
なるような条件を設定し、全面のエツチングを行って層
間絶縁膜２７の頂面が表出されたところで停止し、残っ
たフォト・レジスト膜３０を剥離・除去する。
ト・レジスト及びＰＳＧのエツチング・レートが同じに
なるような条件を設定し、全面のエツチングを行って層
間絶縁膜２７の頂面が表出されたところで停止し、残っ
たフォト・レジスト膜３０を剥離・除去する。
第５図（Ｅ）及び第６図（Ｅ）参照
００）通常のフォト・リソグラフィ技術を適用すること
に依り、ビット線２６間に表面からシリコン半導体基板
２１の表面に達するよう偶数列目のビット線に関連する
電極コンタクト窓２４Ｂを形成する。
に依り、ビット線２６間に表面からシリコン半導体基板
２１の表面に達するよう偶数列目のビット線に関連する
電極コンタクト窓２４Ｂを形成する。
それには、層間絶縁膜２９、ＳＯＧ膜２８、層間絶縁膜
２７、層間絶縁膜２４の選択的エツチングが必要であり
、その厚さは全体として約３〔μｍ〕程度になる。
２７、層間絶縁膜２４の選択的エツチングが必要であり
、その厚さは全体として約３〔μｍ〕程度になる。
第５図（Ｆ）及び第６図（Ｆ）参照
０υ ＷＦ６並びにＳｉＨ４をソース・ガスとし、電極
コンタクト窓２４Ｂ内に表出されたシリコン半導体基板
２１の表面にのみ、厚さが２．８〔μｍ〕程度であるＷ
からなる埋め込み導通膜３１を選択成長させる。
コンタクト窓２４Ｂ内に表出されたシリコン半導体基板
２１の表面にのみ、厚さが２．８〔μｍ〕程度であるＷ
からなる埋め込み導通膜３１を選択成長させる。
この選択成長を実施する場合の条件は、埋め込み導通膜
２５を形成した際のそれと同様である。
２５を形成した際のそれと同様である。
亜 スパッタリング法を適用することに依り、厚さが１
〔μｍ〕程度であるＡβ合金膜を形成する。
〔μｍ〕程度であるＡβ合金膜を形成する。
α勇 通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセス及びＢＣ／！ ３ ＋（１！ ２をエツチ
ング・ガスとするＲＩＥ法を適用することに依り、前記
Ａ１合金膜のパターニングを行って偶数列のビット線（
上層の電極・配線）３２を形成する。このビット線３２
は埋め込み導通膜３１を介してシリコン半導体基板２１
とコンタクトしていることは云うまでもない。
ト・プロセス及びＢＣ／！ ３ ＋（１！ ２をエツチ
ング・ガスとするＲＩＥ法を適用することに依り、前記
Ａ１合金膜のパターニングを行って偶数列のビット線（
上層の電極・配線）３２を形成する。このビット線３２
は埋め込み導通膜３１を介してシリコン半導体基板２１
とコンタクトしていることは云うまでもない。
０４ＪＣＶＤ法を適用することに依り、厚さ１ 〔μｍ
〕程度のＰＳＧからなるカバー膜３３を堆積し、通常の
フォト・リソグラフィ技術を適用することに依り、カバ
ー膜３３を選択的にエツチングしてボンディング・パッ
ド部分を形成して完成させる。
〕程度のＰＳＧからなるカバー膜３３を堆積し、通常の
フォト・リソグラフィ技術を適用することに依り、カバ
ー膜３３を選択的にエツチングしてボンディング・パッ
ド部分を形成して完成させる。
前記製造工程で、電極コンタクト窓２４Ａ及び２４Ｂ丙
に選択的に形成したＷからなる埋め込み導通膜２５及び
３１は、ＷＦ６をＳｉＨ４で還元することに依って得て
いるが、この他に、Ｈ２還元選択Ｗ堆積法、Ａｊｌ！合
金の高温バイアス・スパンタリング堆積法、その他既知
の手段を適宜に用いることができる。また、電極・配線
としては、平行に延在する二層のものを採り上げたが、
これを基準にして、同じ構成のものを三層以上に積層し
ても良いことは勿論である。
に選択的に形成したＷからなる埋め込み導通膜２５及び
３１は、ＷＦ６をＳｉＨ４で還元することに依って得て
いるが、この他に、Ｈ２還元選択Ｗ堆積法、Ａｊｌ！合
金の高温バイアス・スパンタリング堆積法、その他既知
の手段を適宜に用いることができる。また、電極・配線
としては、平行に延在する二層のものを採り上げたが、
これを基準にして、同じ構成のものを三層以上に積層し
ても良いことは勿論である。
第７図（Ａ）乃至（Ｆ）並びに第８図（Ａ）乃至（Ｆ）
は本発明に於ける他の実施例を解説する為の工程要所に
於ける半導体装置の要部切断側面図を表し、以下、これ
等の図を参照しつつ説明する。尚、第７図は下層電極と
半導体基板とのコンタクトを説明する為のもので、第２
図と同様な図であり、第８図は上層電極と半導体基板と
のコンタクトを説明する為のもので、第３図と同様な図
であり、そして、第５図並びに第６図に於いで用いた記
号と同記号は同部分を示すか或いは同じ意味を持つもの
とする。
は本発明に於ける他の実施例を解説する為の工程要所に
於ける半導体装置の要部切断側面図を表し、以下、これ
等の図を参照しつつ説明する。尚、第７図は下層電極と
半導体基板とのコンタクトを説明する為のもので、第２
図と同様な図であり、第８図は上層電極と半導体基板と
のコンタクトを説明する為のもので、第３図と同様な図
であり、そして、第５図並びに第６図に於いで用いた記
号と同記号は同部分を示すか或いは同じ意味を持つもの
とする。
本製造工程に於いては、第５図及び第６図について説明
した製造工程と共通するところが多く、従って、重要な
点を詳細に説明する。
した製造工程と共通するところが多く、従って、重要な
点を詳細に説明する。
第７図（Ａ）及び第８図（Ａ）参照
（１）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセス及びＲＩＥ法を適用することに依り、層間
絶縁膜２４を選択的にエツチングして、奇数列目のビッ
ト線に関する電極コンタクト窓２４Ａ及び偶数列目のビ
ット綿に関する電極コンタクト窓２４Ｂを同時に形成す
る。
ト・プロセス及びＲＩＥ法を適用することに依り、層間
絶縁膜２４を選択的にエツチングして、奇数列目のビッ
ト線に関する電極コンタクト窓２４Ａ及び偶数列目のビ
ット綿に関する電極コンタクト窓２４Ｂを同時に形成す
る。
第７図（Ｂ）及び第８図（Ｂ）参照
ｆ２１ＷＦ６並びにＳｉＨ４をソース・ガスとするＣＶ
Ｄ法を適用することに依り、電極コンタクト窓２４Ａ及
び２４Ｂ内に表出されたシリコン半導体基板２１の表面
にのみ、Ｗからなる埋め込み導通膜２５Ａ及び２５Ｂを
選択成長させる。
Ｄ法を適用することに依り、電極コンタクト窓２４Ａ及
び２４Ｂ内に表出されたシリコン半導体基板２１の表面
にのみ、Ｗからなる埋め込み導通膜２５Ａ及び２５Ｂを
選択成長させる。
（３） スパンタリング法を適用し、Ａ１合金膜を堆
積してから、引き続き厚さが１０００ Ｃ人〕程度であ
るＷからなる導電性向上膜３４を堆積する。
積してから、引き続き厚さが１０００ Ｃ人〕程度であ
るＷからなる導電性向上膜３４を堆積する。
（４）通常のフォト・、リソグラフィ技術に於けるレジ
スト・プロセス並びにＳＦ６をエツチング・ガスとする
ＲＩＢ法及びＢＣ５３＋Ｃ１２をエツチング・ガスとす
る同じ＜ＲＩＥ法を適用することに依り、前記導電性向
上膜３４及びＡ１合金膜のパターニングを行って奇数列
のビット＆’！ （下層の電極・配線）２６を形成する
と共に偶数列のビット線（上層の電極・配線）に対応す
る埋め込み導通膜２５Ｂとコンタクトする導通膜２６′
を形成する。
スト・プロセス並びにＳＦ６をエツチング・ガスとする
ＲＩＢ法及びＢＣ５３＋Ｃ１２をエツチング・ガスとす
る同じ＜ＲＩＥ法を適用することに依り、前記導電性向
上膜３４及びＡ１合金膜のパターニングを行って奇数列
のビット＆’！ （下層の電極・配線）２６を形成する
と共に偶数列のビット線（上層の電極・配線）に対応す
る埋め込み導通膜２５Ｂとコンタクトする導通膜２６′
を形成する。
第７図（Ｃ）及び第８図（Ｃ）参照
（５１ＣＶＤ法を適用することに依り、ＰＳＧからなる
層間絶縁膜２７を堆積させる。
層間絶縁膜２７を堆積させる。
（６） スピン・コート法を適用することに依り、層
間絶縁膜２７の窪みにＳＯＣ膜２８を形成する。
間絶縁膜２７の窪みにＳＯＣ膜２８を形成する。
＋７ＪＣＶＤ法を通用することに依り、ＰＳＧからなる
層間絶縁膜２９を堆積させる。
層間絶縁膜２９を堆積させる。
（８） スピン・コート法を適用することに依り、フ
ォト・レジスト膜３０を形成する。
ォト・レジスト膜３０を形成する。
第７図（Ｄ）及び第８図（Ｄ）参照
（９） ドライ・エツチング法を適用し、且つ、フォ
ト・レジスト及びＰＳＧのエツチング・レートが同じに
なるような条件を設定し、全面のエツチングを行って層
間絶縁膜２７の頂面が表出されたところで停止し、残っ
たフォト・レジスト膜３０を剥離・除去する。
ト・レジスト及びＰＳＧのエツチング・レートが同じに
なるような条件を設定し、全面のエツチングを行って層
間絶縁膜２７の頂面が表出されたところで停止し、残っ
たフォト・レジスト膜３０を剥離・除去する。
第７図（Ｅ）及び第８図（Ｅ）参照
α１）通常のフォト・リソグラフィ技術を適用すること
に依り、表面から導通膜２６′に到達するよう偶数列目
のビット線に関連する電極コンタクト窓２４Ｂを形成す
る。
に依り、表面から導通膜２６′に到達するよう偶数列目
のビット線に関連する電極コンタクト窓２４Ｂを形成す
る。
これには、層間絶縁膜２９、ＳＯＧ膜２８、層間絶縁膜
２７の選択的エツチングが必要であリ、その厚さは全体
で約１．５ 〔μｍ〕程度になる。
２７の選択的エツチングが必要であリ、その厚さは全体
で約１．５ 〔μｍ〕程度になる。
第７図（Ｆ）及び第８図（Ｆ）参照
ＱＤＷＦ６並びにＳｉＨ４をソース・ガスとするＣＶＤ
法を適用することに依り、電極コンタクト窓２４Ｂ内に
表出された導通膜２６′上にのみ、厚さが１．３〔μｍ
〕程度であるＷからなる埋め込み導通膜３１を選択成長
させる。尚、埋め込み導通膜３１がコンタクトするのは
導通膜２６′表面に於ける導通向上膜３４であることは
云うまでもない。
法を適用することに依り、電極コンタクト窓２４Ｂ内に
表出された導通膜２６′上にのみ、厚さが１．３〔μｍ
〕程度であるＷからなる埋め込み導通膜３１を選択成長
させる。尚、埋め込み導通膜３１がコンタクトするのは
導通膜２６′表面に於ける導通向上膜３４であることは
云うまでもない。
ａ乃 スパッタリング法を適用し、Ａ７！合金膜を形
成する。
成する。
α艶 通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセス及びＢＣＩ ３ 十Ｃ１２をエツチング・
ガスとするＲＩＥ法を適用することに依り、前記Ａ４合
金膜のバターニングを行って偶数列のビット線（上層の
電極・配線）３２を形成する。
ト・プロセス及びＢＣＩ ３ 十Ｃ１２をエツチング・
ガスとするＲＩＥ法を適用することに依り、前記Ａ４合
金膜のバターニングを行って偶数列のビット線（上層の
電極・配線）３２を形成する。
０４）ＣＶＤ法を適用することに依り、ＰｓＧからなる
カバー膜３３を堆積し、通常のフォト・リソグラフィ技
術を適用することに依り、カバー膜３３を選択的にエツ
チングしてボンディング・パッド部分を形成して完成さ
せる。
カバー膜３３を堆積し、通常のフォト・リソグラフィ技
術を適用することに依り、カバー膜３３を選択的にエツ
チングしてボンディング・パッド部分を形成して完成さ
せる。
この製造工程は、第５図及び第６図について説明した製
造工程と比較し、偶数列のビット線３２に関連する電極
コンタクト窓２４Ｂが浅いので、埋め込み導通膜３１の
形成が容易である。
造工程と比較し、偶数列のビット線３２に関連する電極
コンタクト窓２４Ｂが浅いので、埋め込み導通膜３１の
形成が容易である。
第９図（Ａ）乃至（Ｆ）並びに第１０図（Ａ）乃至（Ｆ
）は本発明に於ける更に他の実施例を解説する為の工程
要所に於ける半導体装置の要部切断側面図を表し、以下
、これ等の図を参照しつつ説明する。尚、第９図は下層
電極と半導体基板とのコンタクトを説明する為のもので
、第２図と同様な図であり、第１０図は上層電極と半導
体基板とのコンタクトを説明する為のもので、第３図と
同様な図であり、そして、第５図乃至第８図に於いて用
いた記号と同記号は同部分を示すか或いは同じ意味を持
つものとする。
）は本発明に於ける更に他の実施例を解説する為の工程
要所に於ける半導体装置の要部切断側面図を表し、以下
、これ等の図を参照しつつ説明する。尚、第９図は下層
電極と半導体基板とのコンタクトを説明する為のもので
、第２図と同様な図であり、第１０図は上層電極と半導
体基板とのコンタクトを説明する為のもので、第３図と
同様な図であり、そして、第５図乃至第８図に於いて用
いた記号と同記号は同部分を示すか或いは同じ意味を持
つものとする。
本製造工程に於いては、第５図乃至第８図について説明
した製造工程と共通するところが多く、従って、重要な
点を詳細に説明する。
した製造工程と共通するところが多く、従って、重要な
点を詳細に説明する。
第９図（Ａ）及び第１０図（Ａ）参照
（１） フォト・リソグラフィ技術に於けるレジスト
・フロセス並びにＲＩＥ法を適用することに依り、層間
絶縁膜２４を選択的にエツチングし、奇数列目のビット
線に関する電極コンタクト窓２４Ａ及び偶数列目のビッ
ト線に関する電極コンタクト窓２４Ｂを同時に形成する
。
・フロセス並びにＲＩＥ法を適用することに依り、層間
絶縁膜２４を選択的にエツチングし、奇数列目のビット
線に関する電極コンタクト窓２４Ａ及び偶数列目のビッ
ト線に関する電極コンタクト窓２４Ｂを同時に形成する
。
第９図（Ｂ）及び第１０図（Ｂ）参照
（２１ＣＶＤ法を適用することに依り、電極コンタクト
窓２４Ａ及び２４Ｂ内に表出されたシリコン半導体基板
２１の表面にのみ、埋め込み導通膜２５Ａ及び２５Ｂを
選択成長させる。
窓２４Ａ及び２４Ｂ内に表出されたシリコン半導体基板
２１の表面にのみ、埋め込み導通膜２５Ａ及び２５Ｂを
選択成長させる。
（３） スパッタリング法を適用することに依り、Ａ
１合金膜を堆積する。
１合金膜を堆積する。
（４）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセス及びＲＩＥ法を適用することに依り、Ａ４
合金膜のバターニングを行って奇数列のビット線（下層
の電極・配線）２６を形成する。
ト・プロセス及びＲＩＥ法を適用することに依り、Ａ４
合金膜のバターニングを行って奇数列のビット線（下層
の電極・配線）２６を形成する。
第９図（Ｃ）及び第１０図（Ｃ）参照
ｆ５１ＣＶＤ法を適用することに依り、ＰＳＧからなる
層間絶縁膜２７を堆積させる。
層間絶縁膜２７を堆積させる。
（６） スピン・コート法を通用することに依り、層
間絶縁膜２７の窪みにＳＯＧ膜２８を形成する。
間絶縁膜２７の窪みにＳＯＧ膜２８を形成する。
（７１ＣＶＤ法を適用することに依り、ＰＳＧからなる
層間絶縁膜２９を堆積させる。
層間絶縁膜２９を堆積させる。
（８） スピン・コート法を適用することに依り、フ
ォト・レジスト膜３０を形成する。
ォト・レジスト膜３０を形成する。
第９図（Ｄ）及び第１０図（Ｄ）参照
（９） ドライ・エツチング法を適用し、全面のエツ
チングを行って層間絶縁膜２７の頂面が表出されたとこ
ろで停止し、残ったフォト・レジスト膜３０を剥離・除
去する。
チングを行って層間絶縁膜２７の頂面が表出されたとこ
ろで停止し、残ったフォト・レジスト膜３０を剥離・除
去する。
第９図（Ｅ）及び第１０図（Ｅ）参照
００）通常のフォト・リソグラフィ技術を適用すること
に依り、表面から埋め込み導通膜２５Ｂに到達するよう
偶数列目のビット線に関連する電極コンタクト窓２４Ｂ
を形成する。
に依り、表面から埋め込み導通膜２５Ｂに到達するよう
偶数列目のビット線に関連する電極コンタクト窓２４Ｂ
を形成する。
これには、層間絶縁膜２９、ＳＯＧ膜２８、層間絶縁膜
２７の選択的エツチングが必要であり、その厚さは全体
で約２．２ 〔μｍ〕程度になる。
２７の選択的エツチングが必要であり、その厚さは全体
で約２．２ 〔μｍ〕程度になる。
第９図（Ｆ）及び第１０図（Ｆ）参照
００ ＣＶＤ法を適用することに依り、電極コンタクト
窓２４Ｂ内に表出されている埋め込み導通膜２．５ Ｂ
上に厚さが２．０〔μｍ〕程度のＷからなる埋め込み導
通膜３１を選択成長させる。
窓２４Ｂ内に表出されている埋め込み導通膜２．５ Ｂ
上に厚さが２．０〔μｍ〕程度のＷからなる埋め込み導
通膜３１を選択成長させる。
Ｑδ スパッタリング法を適用し、／１合金膜を形成す
る。
る。
０３１ 通常のフォト・リソグラフィ技術に於けるレ
ジスト・プロセス及びＲＩＥ法を適用することに依り、
前記Ａｆ合金膜のパターニングを行って偶数列のビット
線（上層の電極・配線）３２を形成する。
ジスト・プロセス及びＲＩＥ法を適用することに依り、
前記Ａｆ合金膜のパターニングを行って偶数列のビット
線（上層の電極・配線）３２を形成する。
（＋４１ＣＶＤ法を通用することに依り、ＰＳＧからな
るカバー膜３３を堆積し、通常のフォト・リソグラフィ
技術を適用することに依り、カバー膜３３を選択的にエ
ツチングしてボンディング・パッド部分を形成して完成
させる。
るカバー膜３３を堆積し、通常のフォト・リソグラフィ
技術を適用することに依り、カバー膜３３を選択的にエ
ツチングしてボンディング・パッド部分を形成して完成
させる。
この製造工程は、第７図並びに第８図について説明した
製造工程はどではないが、偶数列のビット線３２に関連
する電極コンタクト窓２４Ｂを浅（できる。
製造工程はどではないが、偶数列のビット線３２に関連
する電極コンタクト窓２４Ｂを浅（できる。
本発明に依る半導体装置に於いては、間に電極コンタク
ト窓を貫通させることが可能な間隔を於いて繰り返し配
列された同種の電極・配線と、該電極・配線上に層間絶
縁膜を介して形成され且つ長平方向エツジが該電極・配
線の長平方向エツジと重なり合う程度に密に繰り返し配
列された該電極・配線と同種の電極・配線とを備えてい
る。
ト窓を貫通させることが可能な間隔を於いて繰り返し配
列された同種の電極・配線と、該電極・配線上に層間絶
縁膜を介して形成され且つ長平方向エツジが該電極・配
線の長平方向エツジと重なり合う程度に密に繰り返し配
列された該電極・配線と同種の電極・配線とを備えてい
る。
前記構成を採ることに依り、下地になっている半導体素
子の密度が同一であるとした場合、従来のものに比較し
、電極・配線を幅広くしたり、或いは、電極・配線間隔
を広くするなどして信頼性の向上、動作速度の向上を図
ることができ、また、半導体素子に於ける諸領域の密度
を高める余裕さえあれば、電極・配線は無理に詰め込ま
な（でも、容易に高集積化することができる。
子の密度が同一であるとした場合、従来のものに比較し
、電極・配線を幅広くしたり、或いは、電極・配線間隔
を広くするなどして信頼性の向上、動作速度の向上を図
ることができ、また、半導体素子に於ける諸領域の密度
を高める余裕さえあれば、電極・配線は無理に詰め込ま
な（でも、容易に高集積化することができる。
第１図は本発明の詳細な説明する為の半導体装置の要部
平面図、第２図は第１図に見られる線Ｘ１−Ｘｉに沿う
要部切断側面図、第３図は第１図に見られる線Ｘ２−Ｘ
２に沿う要部切断側面図、第４図は第１図に見られる線
Ｙ １−Ｙ １に沿う要部切断側面図、第５図（Ａ）乃
至（Ｆ）並びに第６図（Ａ）乃至（Ｆ）は本発明に於け
る実施例を解説する為の工程要所に於ける半導体装置の
要部切断側面図、第７図（Ａ）乃至（Ｆ）並びに第８図
（Ａ）乃至（Ｆ）は本発明に於ける他の実施例を解説す
る為の工程要所に於ける半導体装置の要部切断側面図、
第９図（Ａ）乃至（Ｆ）並びに第１０図（Ａ）乃至（Ｆ
）は本発明に於ける更に他の実施例を解説する為の工程
要所に於ける半導体装置の要部切断側面図、第１１図は
従来例を説明する為の半導体装置の要部平面図、第１２
図は第１１図に見られる綿Ｘ １−Ｘ １に沿う要部切
断側面図、第１３図は第１１図に見られる線Ｘ２−Ｘ２
に沿う要部切断側面図、第１４図は第１１図に見られる
線Ｙｌ−Ｙｌに沿う要部切断側面図をそれぞれ表してい
る。 図に於いて、１はｐ型シリコン半導体基板、２はｎ型不
純物拡散領域、３はＳｉＯ２のフィールド絶縁膜、４は
ＰＳＧの層間絶縁膜、５はＡ６合金のビット線である電
極・配線（下層の電極・配線）、６はＡ４合金のビット
線である電極・配線（上層の電極・配線）、７はＰＳＧ
のカバー膜、８はトレンチ・キャパシタ部分、９はトレ
ンチ・キャパシタ部分に於ける５ｉ０２からなる誘電体
膜、１０はトレンチ・キャパシタ部分に於ける多結晶シ
リコンからなる電極膜、１１は多結晶シリコンからなる
キャパシタ引き出し配線、１２は多結晶シリコンからな
るワード線、１３はフィールド絶縁膜３のエツジ、１４
は多結晶シリコンからなるキャパシタ引き出し配線１１
のエツジ、１５はｎ型不純物拡散領域２とビット線５と
を結ぶ為の電極コンタクト窓、１６はトレンチ・キャパ
シタ部分８のエツジをそれぞれ示している。 ｌ 第１図の線ＸＩ−ＸＩに沿う要部切断側面図第２図 第１図の線Ｘ２−Ｘ２に沿う要部切断側面図第３図 第１２図 第１３図 ■へ ｔｖ’＊ｃｑ
平面図、第２図は第１図に見られる線Ｘ１−Ｘｉに沿う
要部切断側面図、第３図は第１図に見られる線Ｘ２−Ｘ
２に沿う要部切断側面図、第４図は第１図に見られる線
Ｙ １−Ｙ １に沿う要部切断側面図、第５図（Ａ）乃
至（Ｆ）並びに第６図（Ａ）乃至（Ｆ）は本発明に於け
る実施例を解説する為の工程要所に於ける半導体装置の
要部切断側面図、第７図（Ａ）乃至（Ｆ）並びに第８図
（Ａ）乃至（Ｆ）は本発明に於ける他の実施例を解説す
る為の工程要所に於ける半導体装置の要部切断側面図、
第９図（Ａ）乃至（Ｆ）並びに第１０図（Ａ）乃至（Ｆ
）は本発明に於ける更に他の実施例を解説する為の工程
要所に於ける半導体装置の要部切断側面図、第１１図は
従来例を説明する為の半導体装置の要部平面図、第１２
図は第１１図に見られる綿Ｘ １−Ｘ １に沿う要部切
断側面図、第１３図は第１１図に見られる線Ｘ２−Ｘ２
に沿う要部切断側面図、第１４図は第１１図に見られる
線Ｙｌ−Ｙｌに沿う要部切断側面図をそれぞれ表してい
る。 図に於いて、１はｐ型シリコン半導体基板、２はｎ型不
純物拡散領域、３はＳｉＯ２のフィールド絶縁膜、４は
ＰＳＧの層間絶縁膜、５はＡ６合金のビット線である電
極・配線（下層の電極・配線）、６はＡ４合金のビット
線である電極・配線（上層の電極・配線）、７はＰＳＧ
のカバー膜、８はトレンチ・キャパシタ部分、９はトレ
ンチ・キャパシタ部分に於ける５ｉ０２からなる誘電体
膜、１０はトレンチ・キャパシタ部分に於ける多結晶シ
リコンからなる電極膜、１１は多結晶シリコンからなる
キャパシタ引き出し配線、１２は多結晶シリコンからな
るワード線、１３はフィールド絶縁膜３のエツジ、１４
は多結晶シリコンからなるキャパシタ引き出し配線１１
のエツジ、１５はｎ型不純物拡散領域２とビット線５と
を結ぶ為の電極コンタクト窓、１６はトレンチ・キャパ
シタ部分８のエツジをそれぞれ示している。 ｌ 第１図の線ＸＩ−ＸＩに沿う要部切断側面図第２図 第１図の線Ｘ２−Ｘ２に沿う要部切断側面図第３図 第１２図 第１３図 ■へ ｔｖ’＊ｃｑ
Claims (1)
- 【特許請求の範囲】 半導体基板上に形成され且つ間に電極コンタクト窓を貫
通させることが可能な間隔をおいて繰り返し配列された
同種の電極・配線と、 該電極・配線上に層間絶縁膜を介して形成され且つ長手
方向エッジが該電極・配線の長手方向エッジと重なり合
う程度に密に繰り返し配列された該電極・配線と同種の
電極・配線と を備えてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165862A JPH0216765A (ja) | 1988-07-05 | 1988-07-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165862A JPH0216765A (ja) | 1988-07-05 | 1988-07-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0216765A true JPH0216765A (ja) | 1990-01-19 |
Family
ID=15820402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63165862A Pending JPH0216765A (ja) | 1988-07-05 | 1988-07-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0216765A (ja) |
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5760452A (en) * | 1991-08-22 | 1998-06-02 | Nec Corporation | Semiconductor memory and method of fabricating the same |
| WO1999000838A1 (fr) * | 1997-06-30 | 1999-01-07 | Hitachi, Ltd. | Procede de fabrication de circuit integre a semi-conducteurs |
| WO2009038038A1 (ja) | 2007-09-19 | 2009-03-26 | Fujifilm Corporation | アセチレン化合物、その塩、その縮合物、及びその組成物 |
| EP2042921A2 (en) | 2007-09-26 | 2009-04-01 | FUJIFILM Corporation | Pigment dispersion composition, photocurable composition and color filter |
| EP2048539A1 (en) | 2007-09-06 | 2009-04-15 | FUJIFILM Corporation | Processed pigment, pigment-dispersed composition, colored photosensitive composition, color filter, liquid crystal display element, and solid image pickup element |
| WO2009096452A1 (ja) | 2008-01-31 | 2009-08-06 | Fujifilm Corporation | 樹脂、顔料分散液、着色硬化性組成物、これを用いて製造されたカラーフィルタ及びその製造方法 |
| WO2009119827A1 (ja) | 2008-03-27 | 2009-10-01 | 富士フイルム株式会社 | 平版印刷版原版及びこれを用いた平版印刷版の作製方法 |
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