JPH0426156A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0426156A JPH0426156A JP2130252A JP13025290A JPH0426156A JP H0426156 A JPH0426156 A JP H0426156A JP 2130252 A JP2130252 A JP 2130252A JP 13025290 A JP13025290 A JP 13025290A JP H0426156 A JPH0426156 A JP H0426156A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体装置の製造方法に係り、詳しくは、半
導体ダイナミック・ランダム・アクセス・メモリ （Ｄ
Ｒ，Ａ Ｍ ）におけるキャパシタの製造方法に関す
るものである。
導体ダイナミック・ランダム・アクセス・メモリ （Ｄ
Ｒ，Ａ Ｍ ）におけるキャパシタの製造方法に関す
るものである。
（従来の技術）
ＤＲＡＭの高密度化を図るために、単位セル面積当りの
情報蓄積用キャパシタ容量を増加させる試みが従来、多
々行われている。例えば文献「イクステンデット・アブ
ストラクッ・オン・ザ・２０ス・コンファレンス・オン
・ソリッド・ステイク・デバイシス・アンド・マテリア
ルズ、トーキ！ｌ −（Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒ
ａｃｔｓ ｏｆ ｔｈｅ ２０ｔｈ Ｃｏｎｆｅｒｅｎ
ｃｅ ｏｎ ５ｏｌｉｄ ５ｔａｔｅ Ｄｅｖｉｃｅｓ
ａｎｄ ＭａｔｅｒｉａｌｓＴｏｋｙｏ）、 １９８
８． ＰＰ、５８１ ５８４Ｊに開示され、第４図に示
すように、キャパシタの電荷蓄積電極を、第１と第２の
ポリシリコン１，２を用いて２層に積み重ねて形成して
、電荷蓄積電極の表面積を増大させることにより、キャ
パシタ容量の増大を図っている。
情報蓄積用キャパシタ容量を増加させる試みが従来、多
々行われている。例えば文献「イクステンデット・アブ
ストラクッ・オン・ザ・２０ス・コンファレンス・オン
・ソリッド・ステイク・デバイシス・アンド・マテリア
ルズ、トーキ！ｌ −（Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒ
ａｃｔｓ ｏｆ ｔｈｅ ２０ｔｈ Ｃｏｎｆｅｒｅｎ
ｃｅ ｏｎ ５ｏｌｉｄ ５ｔａｔｅ Ｄｅｖｉｃｅｓ
ａｎｄ ＭａｔｅｒｉａｌｓＴｏｋｙｏ）、 １９８
８． ＰＰ、５８１ ５８４Ｊに開示され、第４図に示
すように、キャパシタの電荷蓄積電極を、第１と第２の
ポリシリコン１，２を用いて２層に積み重ねて形成して
、電荷蓄積電極の表面積を増大させることにより、キャ
パシタ容量の増大を図っている。
（発明が解決しようとする課題）
しかるに、上記の方法では、ある程度のキャパシタ容量
の増大は期待できるものの、デバイスの縮小化が進み、
平面的に縮小化されると、やはり容量が充分なものとな
らず、技術的に満足できるものではなかった。また、上
記電荷蓄積電極は実際は複数個隣接して形成されるわけ
であるが、デバイスの縮小化が進んで、隣接電荷蓄積電
極間（隣接キャパシタ間）の距離が小さくなった場合に
は、ホトリソグラフィの時点で、隣接ｉｔ電荷蓄積電極
間段差部分においてホトレジストのブリフジが発生する
ので、ポリシリコンの第４図のような完全なパターニン
グが困難となり、ポリシリコン残渣で電荷蓄積電極間が
ショートする問題があった。
の増大は期待できるものの、デバイスの縮小化が進み、
平面的に縮小化されると、やはり容量が充分なものとな
らず、技術的に満足できるものではなかった。また、上
記電荷蓄積電極は実際は複数個隣接して形成されるわけ
であるが、デバイスの縮小化が進んで、隣接電荷蓄積電
極間（隣接キャパシタ間）の距離が小さくなった場合に
は、ホトリソグラフィの時点で、隣接ｉｔ電荷蓄積電極
間段差部分においてホトレジストのブリフジが発生する
ので、ポリシリコンの第４図のような完全なパターニン
グが困難となり、ポリシリコン残渣で電荷蓄積電極間が
ショートする問題があった。
この電極間ショートは、文献ｒｌＥＤＭ８９Ｐ３１〜Ｐ
３３」に開示され、第５図に示すように、すぐ横に隣接
する電荷蓄積電極１１ｂを別の層で形成すれば、事実上
電極間間隔（同一平面上の電極間間隔）が拡大するので
、解消することができる。
３３」に開示され、第５図に示すように、すぐ横に隣接
する電荷蓄積電極１１ｂを別の層で形成すれば、事実上
電極間間隔（同一平面上の電極間間隔）が拡大するので
、解消することができる。
しかるに、上記文献に開示される方法では、前記第５図
に示すように、電荷蓄積電極１１ａ１１ｂを基板１２の
トランジスタに隣接する部分１３を比較的大きなコンタ
クトホール（電荷蓄積電極の厚さの２倍を越える径のコ
ンタク（・ホール）で形成しているので、この接続部に
おいて電荷蓄積電極１１ａ、１１．ｂの表面に凹部１４
いわゆる゛巣゛が発生し、電荷蓄積電極１１ａ、ｌｌｂ
の表面にキャパシタ絶縁膜を形成した際に、その凹部１
４部分でキャパシタ絶縁膜の膜厚均一性が１員われるか
ら、信顛性の高いキャパシタを製造することができなか
った。また、平面部分だけで電荷蓄積電極面積を確保し
ているので、デバイスの縮小化に伴い、第４図の構造以
上に容量不足が懸念される。
に示すように、電荷蓄積電極１１ａ１１ｂを基板１２の
トランジスタに隣接する部分１３を比較的大きなコンタ
クトホール（電荷蓄積電極の厚さの２倍を越える径のコ
ンタク（・ホール）で形成しているので、この接続部に
おいて電荷蓄積電極１１ａ、１１．ｂの表面に凹部１４
いわゆる゛巣゛が発生し、電荷蓄積電極１１ａ、ｌｌｂ
の表面にキャパシタ絶縁膜を形成した際に、その凹部１
４部分でキャパシタ絶縁膜の膜厚均一性が１員われるか
ら、信顛性の高いキャパシタを製造することができなか
った。また、平面部分だけで電荷蓄積電極面積を確保し
ているので、デバイスの縮小化に伴い、第４図の構造以
上に容量不足が懸念される。
この発明は上記の点に鑑みなされたもので、デバイスの
縮小化が進んでもキャパシタ容量を大きくとることがで
き、かつ電荷蓄積電極の表面に均一にキャパシタ絶縁膜
を形成できて信頼性の高いキャパシタを製造することが
でき、さらにはデバイスの縮小化に伴う電極間ショート
も防止でき、製造歩留りを向上させることができる半導
体装置の製造方法を提供することを目的とする。
縮小化が進んでもキャパシタ容量を大きくとることがで
き、かつ電荷蓄積電極の表面に均一にキャパシタ絶縁膜
を形成できて信頼性の高いキャパシタを製造することが
でき、さらにはデバイスの縮小化に伴う電極間ショート
も防止でき、製造歩留りを向上させることができる半導
体装置の製造方法を提供することを目的とする。
（！！題を解決するための手段）
この発明では、半導体基板上に絶縁膜を形成する工程、
半導体基板上絶縁膜に微細なコンタクトホールを開ける
工程、そのコンタクトホールと絶縁膜表面にポリシリコ
ンを形成し、絶縁膜表面のポリシリコンをパターニング
する工程、得られたポリシリコンパターン上を含む前記
絶縁膜表面に、ポリシリコン七エツチング選択性を有す
る膜を形成し、この膜に前記ポリシリコンパターン上で
複数の孔を開ける工程、その孔をポリシリコンで埋め込
む工程、前記ポリシリコンとエツチング選択性を有する
膜を除去する工程をキャパシタのｉｉ荷Ｍ積電極形成工
程として有し、この工程を２回繰り返し、１回目で隣接
する？！数の電荷蓄積電極のうち１つ置きの複数の電荷
蓄積電極を形成し、２回目で残りの複数の電荷蓄積電極
を前記１回目による１を荷蓄積電極の上方に位置を移し
て形成する。
半導体基板上絶縁膜に微細なコンタクトホールを開ける
工程、そのコンタクトホールと絶縁膜表面にポリシリコ
ンを形成し、絶縁膜表面のポリシリコンをパターニング
する工程、得られたポリシリコンパターン上を含む前記
絶縁膜表面に、ポリシリコン七エツチング選択性を有す
る膜を形成し、この膜に前記ポリシリコンパターン上で
複数の孔を開ける工程、その孔をポリシリコンで埋め込
む工程、前記ポリシリコンとエツチング選択性を有する
膜を除去する工程をキャパシタのｉｉ荷Ｍ積電極形成工
程として有し、この工程を２回繰り返し、１回目で隣接
する？！数の電荷蓄積電極のうち１つ置きの複数の電荷
蓄積電極を形成し、２回目で残りの複数の電荷蓄積電極
を前記１回目による１を荷蓄積電極の上方に位置を移し
て形成する。
（作 用）
上記この発明においては、絶縁股上に形成されたポリシ
リコンパターンと、ポリシリコンとエツチング選択性を
有する膜の孔内を埋めたポリノリコンとにより、例えば
第１図ｆｇｌに示すように平板上に複数のポリシリコン
の柱を有する形状に電荷蓄積電極が形成される。この形
状によれば、垂直方向を電荷蓄積電極の表面積増大に積
極的に利用しているので、デバイスが平面的に縮小され
ても電荷蓄積電極の表面積を大きくとることができ、大
きなキャパシタ容量を得ることができる。また、このｔ
荷蓄積電極は、絶縁膜に開けたコンタクトホール部で半
導体基板（より詳細には半導体基板に形成されたトラン
スファゲートとしてのＭＯ５型トランジスタ）と接続さ
れるが、前記コンタクトホールを微細なコンタクトホー
ル（具体的には′ｖＪ、荷蓄積電極を形成する前記ポリ
シリコンパターンの厚さの２倍以下の径のコンタクトホ
ール）とすることにより、前記ポリシリコンパターンお
よびコンタクトホール内を埋めるポリシリコンを形成す
るためのポリシリコン堆積時に、該ポリシリコンひいて
は、それをパターニングした前記ポリシリコンパターン
にコンタクトホール部で巣（凹部）が発生することを防
止できる。したがって、電荷蓄積電極表面のキャパシタ
絶縁膜は全体にわたり均一な膜厚となる。また、複数の
隣接する電荷蓄積電極は例えば第３図（この図ではポリ
シリコンの柱は省略して描いである）に示すように交互
に上下に位置を変えて形成されることになり、したがっ
て、同一平面における電極間隔は、すべてを同一平面に
並べる場合に比べて拡大できる。
リコンパターンと、ポリシリコンとエツチング選択性を
有する膜の孔内を埋めたポリノリコンとにより、例えば
第１図ｆｇｌに示すように平板上に複数のポリシリコン
の柱を有する形状に電荷蓄積電極が形成される。この形
状によれば、垂直方向を電荷蓄積電極の表面積増大に積
極的に利用しているので、デバイスが平面的に縮小され
ても電荷蓄積電極の表面積を大きくとることができ、大
きなキャパシタ容量を得ることができる。また、このｔ
荷蓄積電極は、絶縁膜に開けたコンタクトホール部で半
導体基板（より詳細には半導体基板に形成されたトラン
スファゲートとしてのＭＯ５型トランジスタ）と接続さ
れるが、前記コンタクトホールを微細なコンタクトホー
ル（具体的には′ｖＪ、荷蓄積電極を形成する前記ポリ
シリコンパターンの厚さの２倍以下の径のコンタクトホ
ール）とすることにより、前記ポリシリコンパターンお
よびコンタクトホール内を埋めるポリシリコンを形成す
るためのポリシリコン堆積時に、該ポリシリコンひいて
は、それをパターニングした前記ポリシリコンパターン
にコンタクトホール部で巣（凹部）が発生することを防
止できる。したがって、電荷蓄積電極表面のキャパシタ
絶縁膜は全体にわたり均一な膜厚となる。また、複数の
隣接する電荷蓄積電極は例えば第３図（この図ではポリ
シリコンの柱は省略して描いである）に示すように交互
に上下に位置を変えて形成されることになり、したがっ
て、同一平面における電極間隔は、すべてを同一平面に
並べる場合に比べて拡大できる。
よって、電極パターニング（ポリシリコンパターニング
）が容易かつ確実となり、ポリシリコン残渣で電極間が
ショートすることがなくなる。
）が容易かつ確実となり、ポリシリコン残渣で電極間が
ショートすることがなくなる。
（実施例）
以下この発明の一実施例を第１図を参照して説明する。
一実施例では、まず第１図（８）に示すように、Ｐ型シ
リコン基板２１にイオン注入と選択酸化法によりチャネ
ルストップ層２２とフィールド酸化膜２３を形成する。
リコン基板２１にイオン注入と選択酸化法によりチャネ
ルストップ層２２とフィールド酸化膜２３を形成する。
次に、アクティブ頭載の基Ｆｉ２’１表面に第１図ｔｂ
＋に示すようにゲート酸化膜２４とゲート電極２５を形
成し、さらに第１図（ｃｌに示すように一対のＮ”拡散
Ｎ２６ ａ 、 ２６ ｂをソース・ドレインとして
基板２１内に形成することにより、トランスファゲート
としてのＭＯ３型トランジスタを完成させる。
＋に示すようにゲート酸化膜２４とゲート電極２５を形
成し、さらに第１図（ｃｌに示すように一対のＮ”拡散
Ｎ２６ ａ 、 ２６ ｂをソース・ドレインとして
基板２１内に形成することにより、トランスファゲート
としてのＭＯ３型トランジスタを完成させる。
次に、常圧ＣＶＤあるいはＴＥ０１ （テトラエトキシ
シラン）−ＣＶＤ法による５００ｎ−厚の酸化膜の形成
と、全面エッチバックによる表面平坦化により、第１図
（ｃ）に示すように仕上り膜厚３００ｎｍ程度の表面の
平坦な酸化膜２７を絶縁膜として基板２１上の全面に形
成する。そして、その酸化膜２７に通常のホトリソ・工
・ノチング法で前記一方の拡散！１５２６ａ上でコンタ
クトホール２８を間ける。ここで、このコンタクトホー
ル２８は、次にキャパシタの電荷蓄積電極を形成するた
めに前記酸化膜２７上に形成されるポリシリコンの膜１
’ｆ（２００ｎ＠）の２倍以下の径の微細なコンタクト
ホールとする。
シラン）−ＣＶＤ法による５００ｎ−厚の酸化膜の形成
と、全面エッチバックによる表面平坦化により、第１図
（ｃ）に示すように仕上り膜厚３００ｎｍ程度の表面の
平坦な酸化膜２７を絶縁膜として基板２１上の全面に形
成する。そして、その酸化膜２７に通常のホトリソ・工
・ノチング法で前記一方の拡散！１５２６ａ上でコンタ
クトホール２８を間ける。ここで、このコンタクトホー
ル２８は、次にキャパシタの電荷蓄積電極を形成するた
めに前記酸化膜２７上に形成されるポリシリコンの膜１
’ｆ（２００ｎ＠）の２倍以下の径の微細なコンタクト
ホールとする。
次に、コンタクトホール２８と酸化膜２７の表面にポリ
シリコンを２００ｎｓ堆積させ、これに導電性をもたせ
るためリンを５Ｘ１０”〜１×ＸＯ’。
シリコンを２００ｎｓ堆積させ、これに導電性をもたせ
るためリンを５Ｘ１０”〜１×ＸＯ’。
値１程度の濃度でドープした後、酸化膜２７表面のポリ
シリコンを通常のホトリソ・エツチング法でパターニン
グすることにより、キャパシタの電荷蓄積電極の一部と
なる平板状のポリシリコンパターン２９を第１図ｆｄ）
に示すように形成する。この時、コンタクトホール２８
が上述のように微細であったため、堆積ポリシリコンひ
いては、それをパターニングしたポリシリコンパターン
２９の」−面には巣（凹部）が発生しない。また、この
ポリシリコンパターン２９は、コンタクトホール２Ｂ内
に残ったポリシリコン２９ａによりＭＯ３型トランジス
タの一方の拡散層２６ａに接続される。
シリコンを通常のホトリソ・エツチング法でパターニン
グすることにより、キャパシタの電荷蓄積電極の一部と
なる平板状のポリシリコンパターン２９を第１図ｆｄ）
に示すように形成する。この時、コンタクトホール２８
が上述のように微細であったため、堆積ポリシリコンひ
いては、それをパターニングしたポリシリコンパターン
２９の」−面には巣（凹部）が発生しない。また、この
ポリシリコンパターン２９は、コンタクトホール２Ｂ内
に残ったポリシリコン２９ａによりＭＯ３型トランジス
タの一方の拡散層２６ａに接続される。
次に、ポリシリコンと充分にエツチング選択性を有する
膜として酸化膜３０を、前記ポリシリコンパターン２９
上を含む酸化［２７の全表面に第１図１８）に示すよう
に５００〜８００ｎｍ厚に堆積させる。そして、この酸
化膜２７に、前記コンタクトホールより幾分大きい程度
の複数の孔３１＠通常のホトリソ・エツチング法で前記
ポリシリコンパターン２９上で開ける。
膜として酸化膜３０を、前記ポリシリコンパターン２９
上を含む酸化［２７の全表面に第１図１８）に示すよう
に５００〜８００ｎｍ厚に堆積させる。そして、この酸
化膜２７に、前記コンタクトホールより幾分大きい程度
の複数の孔３１＠通常のホトリソ・エツチング法で前記
ポリシリコンパターン２９上で開ける。
その後、酸化１１１３０上の全面にポリシリコンを減圧
ＣＶＤ法で１１００Ｏｎｉ程度堆積させて、孔３Ｉをポ
リシリコンで完全に埋め込むとともに、そのポリシリコ
ンを前記ポリシリコンパターン２９と一体化させた後、
堆積ポリシリコンに不純物を導入して導電性をもたせ、
さらにその堆積ポリシリコンを酸化膜３０の表面まで全
面エソチバフクして前記孔３１内にのみ残すことにより
、孔３１内に第１図（ｆｌに示すようにポリシリコンの
柱３２を形成する。
ＣＶＤ法で１１００Ｏｎｉ程度堆積させて、孔３Ｉをポ
リシリコンで完全に埋め込むとともに、そのポリシリコ
ンを前記ポリシリコンパターン２９と一体化させた後、
堆積ポリシリコンに不純物を導入して導電性をもたせ、
さらにその堆積ポリシリコンを酸化膜３０の表面まで全
面エソチバフクして前記孔３１内にのみ残すことにより
、孔３１内に第１図（ｆｌに示すようにポリシリコンの
柱３２を形成する。
その後、酸化膜３０をフッ酸溶液あるいはプラズマエツ
チャーにより除去することにより、第１図（幻に示すよ
うにポリシリコンパターン２９ａおよびポリシリコンの
柱３２すなわちキャパシタの電荷蓄積電極３３を酸化膜
２７上に露出させる。
チャーにより除去することにより、第１図（幻に示すよ
うにポリシリコンパターン２９ａおよびポリシリコンの
柱３２すなわちキャパシタの電荷蓄積電極３３を酸化膜
２７上に露出させる。
その後、電荷蓄積電極３３の露出表面を含む全面に窒化
シリコン膜を減圧ＣＶＤ法により２０ｎｍ堆積させ、さ
らにその後９５０℃ウェット酸素雰囲気において熱酸化
を行って窒化シリコン膜の表面に２〜４ｎ■の酸化膜を
形成することにより、２ＩＩ造のキャパシタ絶縁Ｗ１．
３４を第１図ｆｈｌに示すように′ｒ！ｉ荷蓄積電極３
３の露出表面に形成する。さらに全面にポリシリコンを
減圧ＣＶＤ法で１００ｎ−堆積させ、これにリンを５Ｘ
１０！０ｃａ−’程度の濃度でドープした後、このポリ
シリコンをパターニングすることにより、前記１１？？
ｊ蓄積電極３３をキャパシタ絶縁膜３４を挾んで覆うキ
ャパシタのプレート電極３５を形成する。これによりキ
ャパシタが完成する。
シリコン膜を減圧ＣＶＤ法により２０ｎｍ堆積させ、さ
らにその後９５０℃ウェット酸素雰囲気において熱酸化
を行って窒化シリコン膜の表面に２〜４ｎ■の酸化膜を
形成することにより、２ＩＩ造のキャパシタ絶縁Ｗ１．
３４を第１図ｆｈｌに示すように′ｒ！ｉ荷蓄積電極３
３の露出表面に形成する。さらに全面にポリシリコンを
減圧ＣＶＤ法で１００ｎ−堆積させ、これにリンを５Ｘ
１０！０ｃａ−’程度の濃度でドープした後、このポリ
シリコンをパターニングすることにより、前記１１？？
ｊ蓄積電極３３をキャパシタ絶縁膜３４を挾んで覆うキ
ャパシタのプレート電極３５を形成する。これによりキ
ャパシタが完成する。
このようなキャパシタ形成法で、第２図および第３図に
示す複数の隣接するキャパシタ（ただし、第２図および
第３図では電荷蓄積電極３３部分のみを、しかも第３図
ではポリシリコンの柱３２を省略して示しである）のう
ち、１つ置きの？１敗のキャパシタ３６ａを形成する。
示す複数の隣接するキャパシタ（ただし、第２図および
第３図では電荷蓄積電極３３部分のみを、しかも第３図
ではポリシリコンの柱３２を省略して示しである）のう
ち、１つ置きの？１敗のキャパシタ３６ａを形成する。
残りの複数のキャパシタ３６ｂは、第１図（ｃｌ〜第１
図ｆｈｌの工程を繰り返して、第１図（ｈｌの構造体上
に、キャパシタ３６ａより上方に位置を移して形成する
。この点を簡単に説明すると、まず第１図（ｈｌの構造
体上の全面に、第１図（１１に示すように酸化膜２７′
を形成する。その酸化膜２７′と酸化膜２７にコンタク
トホール２Ｂ′を開ける。その際、勿論、このコンタク
トホール２８′は、第２図に示すようにキャパシタ３６
ａが接続されたトランジスタと隣りのトランジスタの一
方の拡散層上で開ける。そのコンタクトホール２８′を
ポリシリコン２９ａ′で埋め、かつ酸化膜２７′上にポ
リシリコンパターン２９′を形成する。そのポリシリコ
ンパターン２９ａ′上に複数のポリシリコンの柱３２′
を形成する。その柱３２′とポリシリコンパターン２９
ａ′からなる電荷蓄積電極３３′の表面にキャパシタ絶
縁膜３４′を形成する・さらに、このキャパシタ絶縁ｉ
ｌｌ ３４’を挾んで電荷蓄積電極３３′を覆うキャパ
シタのプレート電極３５′を形成し、キャパシタ３６ｂ
を完成させる。
図ｆｈｌの工程を繰り返して、第１図（ｈｌの構造体上
に、キャパシタ３６ａより上方に位置を移して形成する
。この点を簡単に説明すると、まず第１図（ｈｌの構造
体上の全面に、第１図（１１に示すように酸化膜２７′
を形成する。その酸化膜２７′と酸化膜２７にコンタク
トホール２Ｂ′を開ける。その際、勿論、このコンタク
トホール２８′は、第２図に示すようにキャパシタ３６
ａが接続されたトランジスタと隣りのトランジスタの一
方の拡散層上で開ける。そのコンタクトホール２８′を
ポリシリコン２９ａ′で埋め、かつ酸化膜２７′上にポ
リシリコンパターン２９′を形成する。そのポリシリコ
ンパターン２９ａ′上に複数のポリシリコンの柱３２′
を形成する。その柱３２′とポリシリコンパターン２９
ａ′からなる電荷蓄積電極３３′の表面にキャパシタ絶
縁膜３４′を形成する・さらに、このキャパシタ絶縁ｉ
ｌｌ ３４’を挾んで電荷蓄積電極３３′を覆うキャパ
シタのプレート電極３５′を形成し、キャパシタ３６ｂ
を完成させる。
その後は図示しないが全面に中間絶縁膜を形成し、ビッ
ト線接続用のコンタクトホールの開孔を行い、ビット線
を形成し、表面保護膜を形成し、この発明の一実施例に
よるスタック・キャパシタ構造のＤＲＡＭを完成させる
。
ト線接続用のコンタクトホールの開孔を行い、ビット線
を形成し、表面保護膜を形成し、この発明の一実施例に
よるスタック・キャパシタ構造のＤＲＡＭを完成させる
。
（発明の効果）
以上詳細に説明したように、この発明の製造方法によれ
ば、平板上に複数のポリシリコンの柱を有する形状に電
荷蓄積電極が形成され、垂直方向を電荷蓄積電極の表面
積増大に積極的に利用する形状となるので、デバイスが
平面的に縮小されても電荷蓄積電極の表面積を大きくと
ることができ、大きなキャパシタ容量を得ることができ
る。
ば、平板上に複数のポリシリコンの柱を有する形状に電
荷蓄積電極が形成され、垂直方向を電荷蓄積電極の表面
積増大に積極的に利用する形状となるので、デバイスが
平面的に縮小されても電荷蓄積電極の表面積を大きくと
ることができ、大きなキャパシタ容量を得ることができ
る。
よって、ソフトエラー耐性の大きい高信頼性のＤＲＡＭ
を製造できる。また、前記ｉｉｉ荷蓄積電極は、絶縁膜
に開けたコンタクトホール部で半導体基板（詳細にはト
ランジスタ）と接続されるが、前記コンタクトホールを
微細なコンタクトホールとすることにより、前記電荷蓄
積電極の平板部となるポリシリコンパターンおよびコン
タクトホールを埋めるポリシリコンを形成するためのポ
リシリコン堆積時に、該ポリシリコンひいては、それを
パターニングした前記ポリシリコンパターンにコンタク
トホール部で巣（凹部）が発生することを防止でき、し
たがって１ｉ電荷蓄積電極面のキャパシタ絶縁膜を全体
にわたり均一な膜厚とし得るから、この点からも高信頼
性のＤＲＡＭを製造できる。さらに複数の隣接する電荷
蓄積電極は交互に上下に位置を変えて形成されるから、
すべてを同一平面上に並べた場合に比較して同一平面上
で電極間間隔を広くとることができ、よって電極パター
ニングが容品かつ確実となり、ポリシリコン残渣で電極
間がショートすることを防止でき、製造歩留りを向上さ
せることができる。
を製造できる。また、前記ｉｉｉ荷蓄積電極は、絶縁膜
に開けたコンタクトホール部で半導体基板（詳細にはト
ランジスタ）と接続されるが、前記コンタクトホールを
微細なコンタクトホールとすることにより、前記電荷蓄
積電極の平板部となるポリシリコンパターンおよびコン
タクトホールを埋めるポリシリコンを形成するためのポ
リシリコン堆積時に、該ポリシリコンひいては、それを
パターニングした前記ポリシリコンパターンにコンタク
トホール部で巣（凹部）が発生することを防止でき、し
たがって１ｉ電荷蓄積電極面のキャパシタ絶縁膜を全体
にわたり均一な膜厚とし得るから、この点からも高信頼
性のＤＲＡＭを製造できる。さらに複数の隣接する電荷
蓄積電極は交互に上下に位置を変えて形成されるから、
すべてを同一平面上に並べた場合に比較して同一平面上
で電極間間隔を広くとることができ、よって電極パター
ニングが容品かつ確実となり、ポリシリコン残渣で電極
間がショートすることを防止でき、製造歩留りを向上さ
せることができる。
第１図はこの発明の半導体装置の製造方法の一実施例を
示す工程断面図、第２図および第３図はこの発明の一実
施例に係る電荷蓄積電極の配列状態を示す平面図および
斜視図、第４図および第５図は従来の電荷蓄積電極構造
を示す断面図および斜視図である。 ２１・・・Ｐ型シリコン基板、２７．２７’・・・酸化
膜、２８．２８’・・・コンタクトホール、２９．２９
’・・・ポリシリコンパターン、２９ａ、２９ａ’・・
・ポリシリコン、３０・・・酸化膜、３１・・・孔、３
２．３２’・・・ポリシリコンの柱、３３．３３’・・
・電荷蓄積電極、３６ａ、３６ｂ・・・キャパシタ。 本発明の一実施例 第１ 図 本発明の一実施例 第１ 図 本発明の一実施例 第１ 図 本発明（二係る配列（平面図） 第２図 本発明［係る配列（斜視図） 第３ 図
示す工程断面図、第２図および第３図はこの発明の一実
施例に係る電荷蓄積電極の配列状態を示す平面図および
斜視図、第４図および第５図は従来の電荷蓄積電極構造
を示す断面図および斜視図である。 ２１・・・Ｐ型シリコン基板、２７．２７’・・・酸化
膜、２８．２８’・・・コンタクトホール、２９．２９
’・・・ポリシリコンパターン、２９ａ、２９ａ’・・
・ポリシリコン、３０・・・酸化膜、３１・・・孔、３
２．３２’・・・ポリシリコンの柱、３３．３３’・・
・電荷蓄積電極、３６ａ、３６ｂ・・・キャパシタ。 本発明の一実施例 第１ 図 本発明の一実施例 第１ 図 本発明の一実施例 第１ 図 本発明（二係る配列（平面図） 第２図 本発明［係る配列（斜視図） 第３ 図
Claims (1)
- 【特許請求の範囲】 （ａ）半導体基板上に絶縁膜を形成する工程、（ｂ）半
導体基板上絶縁膜に微細なコンタクトホールを開ける工
程、 （ｃ）そのコンタクトホールと絶縁膜表面にポリシリコ
ンを形成し、絶縁膜表面のポリシリコンをパターニング
する工程、 （ｄ）得られたポリシリコンパターン上を含む前記絶縁
膜表面に、ポリシリコンとエッチング選択性を有する膜
を形成し、この膜に前記ポリシリコンパターン上で複数
の孔を開ける工程、 （ｅ）その孔をポリシリコンで埋め込む工程、（ｆ）前
記ポリシリコンとエッチング選択性を有する膜を除去す
る工程 をキャパシタの電荷蓄積電極形成工程として有し、この
工程を２回繰り返し、１回目で隣接する複数の電荷蓄積
電極のうち１つ置きの複数の電荷蓄積電極を形成し、２
回目で残りの複数の電荷蓄積電極を前記１回目による電
荷蓄積電極の上方に位置を移して形成することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130252A JP2875588B2 (ja) | 1990-05-22 | 1990-05-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130252A JP2875588B2 (ja) | 1990-05-22 | 1990-05-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0426156A true JPH0426156A (ja) | 1992-01-29 |
| JP2875588B2 JP2875588B2 (ja) | 1999-03-31 |
Family
ID=15029803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2130252A Expired - Fee Related JP2875588B2 (ja) | 1990-05-22 | 1990-05-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2875588B2 (ja) |
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|---|---|---|---|---|
| JPH06169068A (ja) * | 1992-11-30 | 1994-06-14 | Nec Corp | 半導体メモリセル及びその製造方法 |
| US5512768A (en) * | 1994-03-18 | 1996-04-30 | United Microelectronics Corporation | Capacitor for use in DRAM cell using surface oxidized silicon nodules |
| FR2752489A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Dispositif de memoire a semiconducteurs ayant un condensateur de type en arbre |
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-
1990
- 1990-05-22 JP JP2130252A patent/JP2875588B2/ja not_active Expired - Fee Related
Cited By (37)
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