JPH02168176A - 試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は全般的に集積回路、更に具体的に云えば、集
積回路に用いられ、境界走査試験構造と４する試験セル
に閏Ｊる。

従来の技術及び問題点 配線板相互接続技術、表面取付はパッケージ及びＩＣ密
度の分野の進歩により、配線板レベルの試験が可能であ
るかどうかは次第に複雑になっている。埋込みワイＡノ
接続部及び両側面配線板の様な高扱な配線仮相’Ｌ−１
接続技術と表面取付はパッケージとの組合せにより、配
線板の回路内試験に問題が生じた。回路内試験、叩ら、
最ｔ）凸通の配線板レベル試験方法ｔよ、配線板の節を
物理的に１０−ブ探査することが出来るかどうかによっ
ている。

配線板の密度（板上のＩＣの数）が増加するにつれて、
従来の方法を用いてｈｉ線根をプローブ探査する過程が
、物理的に接近出来ない為に、−層内デｎになっている
。

ＩＣ密ＯＬ（チップ上の論理回路の量〉が増加７るにつ
れ−（、正しい試論の為に必殻な試験パターンの数・し
同じ様に増加Ｊる。回路内試験は、回路内の特定のＩＣ
を試験する為に、強制的に入力状ｆ艮を作る逆駆動方式
に頼−）でいる。この試験が配線機トの１つのＩＣに適
用される時、その出力バッファが同じ節に結合されてい
る隣接するＩＣがＲ１Ｒ２を受けることがある。隣）妄
するＩＣをｌｔ’１　ｉ＊する慣れは、試験を行なうの
に′Ｐｃする時間の長さと共に増加するが、この時間は
、加える試験パターンの数に直接的な関係を持ち、従っ
てＩＣ密疫に関係する。

この為、業界には、配線機１の特定のＩＣをアクレスす
ると共に、隣接のＩＣを損傷する惧れを伴わずに、特定
のｆｃを試験することが出来る様な試験構造を提供する
と云う需殻があった。

開側１貞を解決１Ｊる為の手段及び　川この発明では、
従来の試験装置に伴なう欠点及び問題を実質的になく寸
様な境界走査試験装置を提供づる。

この発明の境界走査試験ＩＡｄは、境界走査試験能力を
持たない組合せ論ｌ１１１回路への入力並びにそれから
の入力を観測及びａＩｌ制御する為に、レジスタ、ラッ
チ、トランシーバ及びバッファの様な区分装置に境界走
査試験能力を槓たせる。各々の試験装置が、試験装置に
対する入力を観測すると共に、内部の論理回路（レジス
タ、ラッチ、バッファ又（よｉ−ランシーバ）に対する
出力を制御する入力試験レジスタを持っている。出力試
験レジスタを設けて、内部の論理回路からの出力を観１
１１１　すると共に、組合Ｕ論理回路に対する出力をｔ
、ｌＩ御りる。同様に、試験セルを使って、クロック信
号の様に、制御の為に試験装置に入力される信号をｉｌ
Ａ測及び制御する。試験装置は、署名解析、擬ランダム
・パターン発生及び多項タップの夫々の能力の様な強化
した特徴を持っていてよい。

入力及び出力試験レジスターは複数個の試験セルをト１
っていてよい。この各々のセルが、制Ｕｔ＋バスから供
給される制御信号に応答して、複数個の入力を第１のメ
モリに接続する第１のマルチプレクリを有する。第１の
メモリの出力が第２のメモリに接続される。第２のメモ
リの出力が、１つ又は史に多くの他の入力と共に、第２
のマルチプレクサの入力に１政続される。第２のマルチ
プレクサが、制御バスの別の制御信号によってυ１ｔＩ
ＩＩされる。第１のメモリの出力及び第２のメモリの出
力が第１のマルチプレクサに入力としで接続される。

この発明は従来に較べて幾つかの技術的な利点を持って
いる。バッファ、ラッチ、レジスタ及びトランシーバの
様な菖通の部品に関連して試験能力を持たせるから、現
存の設計に試験の特徴を容易に取込むことが出来る。史
に、試験装置は現存の設計に対するＡ−バヘッドを最小
限にして使うことが出来る。更に、試験装置は、粗合せ
論理回路の通常の動作と同Ｕ）に、試験機能を遂行する
ことが出来、こうして試謡時間を短縮する。

この発明並びにその利点が史によ＜　１！ｌ！解される
様に、次に図面について説明する。

実　　Ｆ＾　　例 この発明の好ましい実施例は第１図７５至第５図を参照
すれば最らよりＦ１！解されよう。柿々の図面では、同
様な部分に同じ参照数字を用いτいる。

第１図ｔ、！集積回路（ＩＣ）１０のブロック図を示η
。この集積回路の周辺には、ＩＣ１０のアプリケ−シコ
ン論理回′ｔ８１４を通るデータをυ１１１＋１しびに
ｖＡｉＴｌｌｌする為の試験ヒル１２ａ乃至１２ｈが配
着されている。集積回路１０が、集積回路１０と他の集
積回路の間の電気接続を行なう複数個のビン１６を待っ
ている。例として、集積回路］０は、入力信号ＩＮ１．
ＩＮ２．１Ｎ３．ＩＮ４を受取る４つのビン、及び出力
信号○Ｕｒ１、ＯＵ１’２．０ＵＴ３．０ｔＪｉ’４を
供給する４つのビンを持つものとし−（示しである。チ
ップに対するこの他の信号は、直列データ入力（Ｓ　Ｄ
　Ｉ　＞　、ｆ、Ｉ＋御ババス１フび直列データ出力（
ＳＤＯ）を含む。

入力信号ｌＮ１−ＩＮ４が入力バッフ／１１８に接続さ
れる。このバッファが夫々の試験セル１２ａ乃榮１２６
に対して出力する。各々の試験セル１２ａ乃至１２ｈは
、ＳＤＩ　　１−８及び５ＤＯ１−８と記したそれ自身
の直列データ入力及び直列データ出力を持っている。図
示の形式では、ｌＣ１０に対するＳＤＩ入力が試験セル
１２ａのＳ　［’）　＋　１に接続される。この後のセ
ル１２　ｂ　７”Ｊ至１２ｈのＳＤＩ入力が前のセルの
８００を受取る。

この為、５ＤＯ１が５ＤＴ２に接続され、５ＤＯ２がＳ
ｔ）＋３に接続されると云う様になる。５ＤＯ８がＩｃ
ｌ０のＳＤＯピンに接続される。υＩｔｌｌｌバス１７
が各々の試験セル１２ａ乃至１２ｆに並列に接続されて
いる。

各々の試験セルはデータ入力（ＤＩＮ）及びデータ出力
（ＤＯＬＩＴ）を含む。入力試験セル１２ａ乃至１２ｄ
では、ＤＩＮが夫々バッファ１８の出力に接続され、Ｌ
）ＯＵＴがアｌリケーシ」ン論理回路１４の入力に接続
される。アプリケーション論理回路１４の入力は、入力
ｌＮ１−ｌＮ４に対応して、ｌＮ１’　−ｌＮ４’　と
記されている。

ＩＮＩ’−ｌＮ４’　は、試論構造を設けなりれば、チ
ップに対する入力である。

アプリケーション論理［１路１４からの出力が０ＵＴＩ
’　、０ＵＴ２’　、０ＬＩＴ３’　、０ＵＴ４’と記
されている。アプリケーション論理回路の出力ｏｕ”＋
　ｉ’　−０Ｌ１１４’　が出力試験セル１２（３乃ｔ
１２ｉ１のデータ入力ＣＤＩＮ＞に接続される。

出力試験セル１２ｅ乃至１２ｈのデータ出力（ＤＯＵ［
）が、ＯＵ−「信＠ｏｕ’ｒｉ−ｏｕｒ４に対応づる出
力バッファ２０に接続される。

試験セル１２ａ乃至１２１−１が、集積回路１０内の非
常に多数の試験機能の基本となっている。ＳＤＩが試験
セル１２ａからＩＣ１０に入り、後続の各々のセル１２
ｂ乃金１２ｈに伝搬し、最後に５ＤＯ８を介して試験セ
ル１２ｈから出力される。直列データ通路は、各々の試
験はル１２　ａ　／’Ｊ至１２ｈにデータをシフトさせ
、その外へシフトさＵる為に使われる。

υ制御バスが、試験の問、試験セル１２ａ乃至１２ｈの
各々を動作させる信１，１を供給り゛るが、史に詳しい
ことは第２図乃至第３図について説明する。

試験モードにした時、試験セル１２ａ乃至１２ｈは、Ｉ
Ｃ１０に対する並びにそれからのデータの通常の流れを
禁止する。試験モードでは、各々の試験セル１２ａ７１
＋至１２ｈが、その出力に付属する論理節を制御し、そ
の入力に付属する論理節を観測する。例えば、第１図で
、４つの入力ｌＮ１−ｌＮ４に付属する試験セル１２ａ
乃至１２ｄは、ｌＮ１−ｌＮ４入力の論理レベルを観ａ
ｉ１１すると共に、［Ｎ１’−ｌＮ４’出力の論理レベ
ルを制御することが出来る。同様に、４つの出力に接続
された試験セル１２　ｅ　７’Ｊ至１２ｈがＯＵ　Ｔ　
１　’ＯＵＩ　４’入力の論理゛レベルをＩＩると共に
、ＯＵ　Ｔ　１−　ＯＵ　Ｔ　４出力の論！！１！レベ
ルをｉ１１制御することが出来る。

第２図には個々の試験セル１２の詳しいブロック図が示
されている。試験セル１２は３つのデータ入力、即らデ
ータ入力ＣＤＩＮ）、観測可能性データ入力（００１）
及び直列データ入力（ＳＤＩ）を持っている。データ出
力＜　ｏ　ｏ　ｕ　’ｒ　＞と直ＩＪ１１−ｉ−タ出力
（ＳＤＯ）の２つのデータ出ノｊがある。制御バス１７
は、データ入力ンルチブレクリー選択Ａ、Ｂルジスタ・
クロック伯母（ＣＬＫ）、ラッチ付能（＋−１０Ｌ　Ｄ
　）及びデータ出力ンルチブレク号選択（ＤＭＸ）の５
つの信号を有する。

第１のマルチプレクサ２２が、Ｄ形フリツブフ臼ツブ２
４の出力並びにＤ形うップ２６の反転出力と共に、ＯＤ
Ｉ及びＳＤＩ信月を受取る。マルチプレクサ２２の出力
がフリップフロップ２４の入力に接続される６０ＬＫ信
号がフリップ２０ツブのクロック入力に接続される。フ
リップフロップ２４の出力がラッチ２６の入力に接続さ
れると共に、ｓ　ｏ　ｏ　＜ｓ号を発生する。ラッチ２
６の出力が第２のマルチプレクサ２８の入力に、ＤＩＮ
信号と共に接続される。ｌ−１ＯＬ、　Ｄ信号がラッチ
付能に接続される。マルチプレクサ２８の出力がＤ　Ｏ
Ｕ　Ｔ信号になる。マルチプレクサ２８はＤＭＸ仁号に
よってト」能される。

動作について説明すると、４対１フルチプレクサ２２は
、フリップフロップ２４の入力を考えられる４つの源、
即ら０ＤｉＳＤ１．フリツプフ［１ツブ２４の出力又は
ラッチ２６の反転出力の内の１つから選ぶことが出来る
様にづる。ラツ１２６は、ト１０ＬＤ入力に印加された
論理レベルに応じて、ノリツブフロップ２４の出力を伝
搬させるか又はその現在の状態を保持づる様に制セ１１
ターることが出来る。２対１ンルチブレクサ２８は、Ｄ
　Ｍ×大入力よって加えられた論理レベルに応じて、Ｄ
ＯＵＴ出力をＤＩＮ入力又はランチ２６の出力によって
駆！ｌ！］σることが出来る様にする。４対コンルチブ
レクサ２２、゛クリップ７０ツブ２４、ラッチ２６及び
２対１のマルチプレクサの紺合せにより、試験セル１２
は４つの同期モード、即ら、ロード、シフト、トグル及
び休止モードで動作することが出来る。

ロード・モードでは、試験セル］２がＯＤ１入力の論理
状態をマルチプレクサ２２を介してＤ形ノリツブフロツ
ノ２４にクロックで送込む。ＯＤ１入力は、試験の間に
観測ずべき信号に結合されており、大抵の場合、０１）
１入力は、試験ヒルのＤＩＮ入力に接続されているのと
ｌｉｉ　Ｌ；境界信号に取付けられている。然し、０１
）Ｉは他の信号にも接続することか出来る。ロード動作
を行なう為、Ａ及び８入力が予定のレベルにセットされ
、ＯＤ１入力を４対１マルヂブレクリ２２を介してフリ
ッゾフロツ１２４に接続することが出来る様にする。通
常、ラッチ２６に対するＨＯＬＤ入力は低であり、ロー
ド動作の間、ラッチの出力を強制的にその現在の状態に
とずまらせる。

シフト・モードでは、試験セルがＳＤＩ入力の論理状態
をフリップフロップ２４にりＯツクで通ずと共に、この
論理状態をＳＤＯ出力から出力する。シフト・モードは
境界走査通路内にある試験セル１２を一緒に接続して、
境界走査通路に直列データをシフトしたり、その外ヘシ
フトさせることが出来る様にＪる。境界走査形式では、
試験セルのＳＤＩ入力が、第１図に示１様に、先行する
試験セルのＳＤＯ出力に結合される。シフト動作を行な
わせる為、八及びＢ入力が予定のレベルにセットされ、
ＳＤＩ入力を４対１マルチプレクサを介してフリップフ
ロップ２４に接続することが出来る様にする。通常、ラ
ッチ２６に対するＨＯＬＤ入力は低に保たれ、シフト動
作の間、ラッチの出力を強ｉｌｌ的に現在の状態にどイ
まらせる。

トグル・モードでは、フリップフロップ２４の出力が、
ＳＤＩ又は００１入力の状態に関係なく、ＣＬＫ入力の
速度で、２つの論理状態の間のトグルシ」作をする。こ
の形式では、ＨＯＬＤ入力が高論理レベルに設定されて
、ラッチ２６を付能し、八及びＢ入力は、ラップ２６の
反転出力がフリップフロップ２４に伝搬する様に設定さ
れる。この様に制御入力が設定されると、フリップフロ
ップ２４の出力からラッチ２６の入力へ、並びにランチ
２６の反転出力からフリップ７０ツブ２４の入力へのフ
ィードバック通路が形成される。ラッチ２６の反転出力
でデータが反転されるから、各々のＣＬ　Ｋ入力で、フ
リップフＤツ７２４に反対の論理状態がりＵツク動作で
形成され、１ヘグル効宋を生ずる。

休止モードでは、試験セルは、ＳＤＩ又はＯＤ１入力の
状態に関係なく、ＣＬＫが作用している闇、現在の状態
にとずよる。この形式では、ノリツブフロップ２４の出
力が４対１ンルチプレクザ２２を通過りる。従って、°
２リップフ［１ツブ２４の入力がその出力に接続され、
ことことくのクロック入力で、フリップフロップ２４の
現在の状態がリルッシュされる様にする。

試験セル１２は「１常」モード又は「試験」モードにり
ることが出来る。正常モードでは、試験セル１２が、入
力（Ｉ　Ｎ　１−Ｉ　Ｎ　４　＞及び出力（ＯＵ　Ｔ　
１−ＯＬＪ　Ｔ　４　）がその中を自由に伝搬するデー
タ通路を作る。正常モードは、ＤＩＮ信号がマルチブレ
ク＋）２８を介しく　１）　ＯＵ　’ｒへ通過する様に
、ＤＭＸ信号を設定覆ることによって達成される。ＩＦ
常モードにある間、試験セル１２は、１Ｃ１０の通常の
動作を乱さずに、４つの同期モード（ロード、シフト、
休止又はトグル）のどのモードでも動作することが出来
る。

Ａ及びＢ入力を介してｉＪＩ御信局信号して、試験セル
１２にロード動作を実行させることが出来る。

し】−ド動作により、試験セル１２が、Ｏ［）１入力に
存在１−る論理レベルを捕捉する。−旦データが捕捉さ
れると、シフト動作を実施することにより、それを試験
セル１２の外ヘシフトさせることが出来る。ロード動作
はＣＬＫ入力と同１ｔ１１Ｌ、て行なわれる。シフト動
作の後、！ｌｔＩ型的には、試験セル１２は休止モード
に復帰りる。この能力により、試験セル１２は、ＩＣの
通常の動作中、ＩＣの入力及び／又は出力境界信ぢを標
本化し、検査の為に、このリンプル・データを外ヘシフ
トさせることが出来る。通常の動作中に境界データを標
本化することが出来ることにより、試験セル１２は、？
１１西４ｇ試験装置や外部の試験プローブを使わずに、
配線板上の多ＣＭ　Ｉ　Ｃの機能的な相互作用を検証す
ることが出来る。

やはり正常モードにある間、ＤＭＸ入力を介して制御を
出して、試験セル１２により、ＩＣの通常の入力／出力
境界通路に予定の試験データ・ビットを挿入することが
出来る。挿入する試験−１−ク・ビットがシフト動作に
よって°ノリツブフロップ２４にシフトさせられる。ラ
ッチ２６に対するト１０ＬＤ入力が八に設定されて、フ
リップフロップの試験データがラッチを通過して、２対
１マルチプレクサ２８に入力される様にすることが出来
る。試験データを挿入覆る為、ＤＭＸ入力は、マルチブ
レク１ｆによってラッチ２６の出力からの試験データを
Ｄ　ＯｊＪ　Ｔ出力へ伝搬させる様なレベルに設定され
る。試験データが挿入された後、ＤＭＸ入力を切換えて
、２対１マルチプレクサ２８により通常のデータをＤＥ
Ｎからｏｏｕ　ｒへ伝搬させる。

通常の動作中に試験ｆ−タを挿入することが出来ること
により、試験セルは回路内にある１つ又は史に多くのＩ
Ｃの通常の挙動を修正することか出来る。この挿入能力
の特定の１つの用途は、配線板の１つ又は史に多くのＩ
Ｃの入力／出力境界に欠陥を伝搬させ、その欠陥を検出
して補正することが出来るかどうかを調べることである
。通常の動作中に標本化及び挿入試験機能を実施する為
には、試験セル１２は条件の定められた時点で、制′６
１１バス１７から制御を受取らな【プればならない。

試験セル１２は、Ｉｃ　　１０の通常の動作を乱さずに
、正常モードにある間に自己試験を行なうことら出来る
。シフ１ル動作を行なって、ノリツブフロラ１２４を既
知の状態に初期設定することが出来る。シフト動作の後
、制御を出して、試験セル１２をＩ　ＣＬ　Ｋの変化の
間、トグル・モードに入らせる。この変化の間、フリッ
プフロップにはその状態を反転しＩＣものがし］−ドさ
れる。このデータ反転の後、もう１回のシフト動作を実
施して、ノリツブフロップ２４の内容を再生し、反転動
作を検証号−る。この試験は、全体的な境界走査通路の
完全さと几に、試験セルのフリップフロラ１２４．４対
１マルチプレクサ及びラッチ２６の夫々の組合１！動作
を検証ザる。

こ（験モードでは、試験セル１２はＩ’ｌＮ入力からｏ
　ｏ　ｕ−ｒ出力への６通のデータの流れを禁止する。

ラッチ２６の出力がＤ　ＯｋＪ王出力に接続される様な
レベルにＤＭＸ入力を設定Ｊることにより、試験モード
に入る。通常、試験［−ドに入る前に、試Ｉｔ？ル１２
Ｇよ、シフト・パターンを介して、初１す１試験パター
ンを出力するようにｙＰ−備されている。

菖通、試験セル１２は休止状態にあり、Ｄラッチに対ザ
るｌ−１０Ｌ　Ｄ入力が低に設定され、その現在の出力
が保たれる様にする。

試験モードにある間、ロード動作を実ｔ−ｉ　シ、試験
セル１２がＯＤ１入力に存（ｆする論理レベルをｒ１１
１捉Ｊる様にすることが出来る。ロード動作はＣＬＫ入
力と同期して行なわれる。ロード動作の間、ＩＩ　ＯＬ
　Ｉ）入力を低に設定し、Ｄラップが現在の状態にとイ
まる様にする。同様に、Ｄ　ＯｋＪ　’ｒ出力が現在の
状態にとずよる。これはラッチの出力によって駆動され
るからである。

ロード動作の優、シフ＋−ｅ作を行ない、試験セル１２
が８０１入力からフリップフロップ２４を通してＳＤＯ
出力へデータをシフトするように−づ゛る。このシフト
動作により、試験セルが前のロード動作の間にｔａｌｌ
　＆したデータをシフトして出すと共に、次の出力試験
データをシフトして入れて、Ｄ　ＯＵ　Ｔ出力に印加す
る。シフト仙作はＣＬＫ入力と同期して行なわれる。シ
フト動作の闇、ト１０ＬＤ入力は低に保ら、ラッチ２６
の出力が現在の状態にとずまる様にする。同様に、ＤＯ
ＵＴ出力か現在の状態にとずよる。これは、それがラッ
チの出力によって駆動されるからである。

ロード及びシ月」３作順序の後、試験セル１２が休止モ
ードに復帰し、Ｈ０１Ｄ入力が高に設定され、ラッチ２
６が、ノリツブノロツブ２４にある新しい出力試験デー
タで更新される様にする。

ラッチ２６が更新されると、新しい出力試験データがＤ
　ＯＵ　Ｔ出力に印加される。更１′ｉ仙作の後、Ｌｌ
　ＯＬ　Ｄ入力を低に設定して、この１景のロード及び
シフト動作の聞、ラッチ２６が現在の状態にどずまる様
にする。

１０　Ｌ　Ｄ　、ロード、シフト及び更新／印加順序が
、ＩＣ試験回路に付属する内部及び外部の論理木了の境
界走査試験の間繰返される。出力試験制御Ｉ（即ら、ラ
ッチ２６）及び入力試験の観測及びシフト（即ら、フリ
ップノロツブ２４）に対して別個のメモリ素子を用意す
ることにより、試験しル１２はＩＣの内？１１１理回路
と、ＩＣの境界に取付りられた外部の論理回路並びに／
又は配線接続部を同時に試験することが出来る。この特
徴によって、試験部間がかなり短縮される。

試験セードにある間、試験セル１２は１−グル動作をｔ
Ｊなうことが出来る。ラッチ２６の出力が試験モードの
聞、ＤＯＵＴ出力に結合されているから、トグル動作を
実施する時、ＤＯＵＴ出力はＣＬＫ入力の速度でｌ−グ
ル動作を行なわせることが出来る。第２のＤフリップ７
０ツブの代りにＤラッチを使う利点は、ｌｌ０ＬＩ）入
力を八に設定することにより、ＤラッチはＤフリップフ
ロップのＱ出力を伝搬させることが出来ることである。

トグル・モードは！′Ｉｉ純な試験パターン発牛各とし
て、又ＩＪＩＣ１０の出力バラノア２０のパラメータを
測定する為に使うことが出来る。

第３図は１つの入力（ＩＮ）、１つの出力（００丁）、
アプリケーション論理回路部分１４、及び２つの試験セ
ル１２１及び１２ｊからなる境界走査通路を有するＩＣ
の設計の略図である。アプリケーション論理回路１４に
対する入力が試験セル１２ｉの２対１マルチプレクサ２
日の出力に）ａ続されていて、ＩＮ’　と配されている
。アプリケーション論理回路の出力は０ｔＪＴ’　と記
されてｊ′３つ、試験ヒル１２ｊのＤＩＮ及びＯＤＩ信
号に接ｌｃされている。

ＩＮ人ツノが入力試験セル１２ｉのＤＩＮ入力に入り、
２対１マルチプレクサ２８を通過し、入力試験セル００
　ＬＪ　Ｔ出力からＩＮ’　を介してアプリケーション
論理回路１４に出力される。同様に、アプリクージョン
論理回路の出力ＯＵＴ’　が、出力試験セル１２ｊのＤ
ＩＮ入力に入り、２対１マルヂブレクサ２８を通過し、
出力試験セルのＯＵＴ出力から００丁を介してＩＣの出
力となる。入力試験セル１２１のＯＤＩ入力がＩＣの入
力（ＩＮ）に取付りられ−Ｃおり、出力試験セル１２．
１の０１０１入力がアプリクージョン論理回路の出力（
Ｏｕ１’　　）に取付番プられている。ＩＣのＳＤＩ入
力が入力試験セルのＳＤＩ入力に結合され、ＩＣ直’ｊ
ｌＪデータ出力（Ｓ　Ｄ　Ｏ）が出力試験セルのＳＤｏ
出力に結合されている。直列データ通路が入力試験セル
１２１の出力ＳＤＯど出力試験セル１２」のＳＤＩ入力
との間に存在し、データをシフトさせる為の試験セルの
間の内部接続部を作っている。制御バス信号＜Ａ、＋３
．ＣＬＫ、ＨＯＬＤ及びｔ）ＭＸ　）が両方の試験セル
１２ｉ、１２ｊに接続され、両方が同期的に０」作する
ことが出来る様にしている。

正常［−ドでは、データがＩＮから入力試験セル１２ｉ
を介してＩＮ’　へ流れ、アプリケーション論理回路１
４に流れ、アプリケーション論理回路のＯＵＴ’　から
出力試験セル１２ｊを介してＯＵ［へ流れる。次に例に
よって、試験セル１２１゜１２ｊが、通常の動作中、第
３図の１Ｇの境界で標本化及び挿入試験動作を行なう様
にする為に、制御バス１７から出るｔＩＩｌ　ａｌｌ信
号の順序について説明する。

標本化動作順序 １）最初に両方の試験セルが正常モード及び体１１ニモ
ードである。

一制ｔ２［１バス：ＤＭＸ＝Ｏ１ＢＡ＝１１、ｌ−１０
ＬＤ＝Ｏ１ＣＬＫ−活動状態。

（ＢＡが４対１マルチブレク勺２２に対して出される選
ばれた制御信号に等しい場合）−アプリケーション論理
回路のＩＮ’　入力がＩＣのＩＮ入力によって駆動され
る。

ＩＣの０ｔＪＴ出力がアプリケ−シコン論理回路のＯＵ
Ｔ’出力によって駆動される。

両方の試験セルのＤラッチが現在の状態にとずまる。

両方の試験ヒルのＤフリップフロップが現在の状態にと
どまる。

２）入力及び出力境界データを捕捉する為に１ＣＬＫの
間ロード・モードに入る。

制御バス：　ｔ）　Ｍ　Ｘ　＝　０．１３Ａ＝０１、）
（ＯＬＩ）−〇、ＣＬ　Ｋ　＝　ｔＩ！Ｉ仙。

−アプリケーション論理回路のＩＮ’入力がＩＣのＩＮ
入力によって駆動される。

−１Ｇ（７）（ＨＪ丁出出力アプリケーション論理回路
のＯＵＴ’　出力によって駆動される。

両方の試験セルのＤラッチが現在の状態にとずまる。

両方の試ｔｉセルのＤフリップフロップがその００１入
力でクロック動作によつ′Ｃ＝　理レベルになる。

３）捕捉データをシフトして出１為に２０ＬＫの間シフ
１へ・モードに入る。

一１Ｉｌｌｔｌｔｌハス：　ＤＭＸ＝Ｏ１ＢＡ＝ＯＯ１
ＨＯＬＤ＝Ｏ１ＣＬＫ−活動。

−７ブリケーシヨン論理回路のＩＮ’　入力がＩＣのＩ
Ｎ入力によって駆！ＩＩＩＪされる。

−ＩＣのＯＵＴ出力がアプリケージ１ン論理回路のｏｕ
ｒ’　出力によって駆動される。

両方の試験セルのＤラッチが現？ｔの状態にとりよる。

両方の試論セルのＤフリツプフロツプがＳＤＩ入力の論
理レベルにクロック動作で入る。

４）休止モードに入る。試験完ｒ０ ｉｔ１１１陣バス：ＤＭＸ＝０、ＢΔ−１１，ＨＯＬＤ
＝Ｏ，Ｃ１，に−活動。

アプリケ−シコンＱ　ｉ’ｌ’回路のＩＮ’　入力がＩ
ＣのＩＮ入力によって駆動される。

ＩＣのＯＵＴ出力がアプリケーション論理回路のＯＵ丁
′出力によって駆動される。

−両方の試験セルのＤラッチが現在の状態にとずまる。

一両方の試験セルのＤフリツプフロツプが現有の状態に
とずまる。

試験データ挿入動作ｌ１ｌｉ１序 １　）　Ｊ＋ａ初に両方の試験ヒルは正常モード及び休
止モードにある。

制御バス：　ＤＭＸ＝Ｏ１Ｂ△−１１，１−１０ＬＤ−
０、ＣＬＫ−活動。

アプリケーション論理回路のＩＮ’　入力がＩＣのＩＮ
入力によって駆動される。

−ＩｃのＯＵＴ出力がアプリケーション論理回路のＯＵ
Ｔ’　出力によって駆動される。

両方の試験セルのＤラッチが現在の状態にとイよる。

一両方の試験ヒルのＤフリップフロップが現在の状態に
とイまる。

２）挿入寸べき試験データをＯ−ドづる為、２ＣＬ、　
Ｋの間シフト・モードに入る。

制御バス：ＤＭＸ＝Ｏ，ＢΔ−００、ＨＯ１１つ＝０、
ＣＬＫ＝活動。

アプリケーション論理回路のＩＮ’　入力がＩＯのＩＮ
入力によって駆動される。

１ｃの０ＬＩＴ出力がアプリケーション論理回路のＯＵ
Ｔ’　出力によって駆動される。

−両方の試験セルの１）ラッチが現在の状態にとずよる
。

両方の試験セルのＤフリツプフロツプがＳＤＩ入力の論
理レベルにクロック動作で入る。

３）休止モードに入り、両方の−（ＷＡセルのＤラッチ
を挿入すべき試験データで更新り“る。

制御バス：ｌ）ＭＸ＝Ｏ１３△＝　１１　、ｌ−１００
＝“０．１．０”　、ＣＬＫ−活動。

アプリケーション論理回路のＩＮ’　入力がＩＣＵ）　
Ｉ　Ｎ入力によって駆動される。

ＩＣのＯＵ「出力が７ブリケ一シ３ン論理回路のＯＵＩ
’　出力によって駆動される。

両方の試験セルのＤラッチが１〕ノリツブフ［１ツブの
論理レベルに更新される。

両方の試験セルのＤノリップフ１」ツブが現在の状態に
とずまる。

４）休止モードにとずより、１）　Ｍ　Ｘを八に設定し
Ｃ試験データを挿入する。

制御ハ；１．　：　［”）ＭＸ＝　１　、（３Ａ＝＝　
１１　、　Ｉ−［）ＩＤ＝Ｏ，ＣＬＫ−活動。

一アプリグージョン論理回路のＩＮ’入力が入力試験セ
ルのＤラッチによ−）で駆動される。

−Ｉ　ＣのＯＵＴ出力が出力試験セルのＤラップによっ
て駆動される。

両方の試験セルのＤラッチが現有の状態にとりよる。

両方の試験セルのＤフリップ７０ツノが現在の状態にと
ずまる。

５）体ＩＬモードにとイまり、ｌ）　Ｍ　Ｘを低に設定
して試験データを取出し、試験を完了する。

制御バス：ＤＭＸ＝０、ＢΔ＝１１、ｔ−１０ＬＤ−０
、ＣＬ　Ｋ−活動。

７ブリケ一シ］ン論理回路のＩＮ’　入力がＩＣのＩＮ
入力によって駆動される。

ＩＣのＯＵＴ出力がアプリケーション論理回路の（ＮＪ
丁’　出力によって駆動される。

−両方の試験セルのＤラッチが現在の状態にとずまる。

両方の試験セルのＤフリップフロップが現在の状態にと
ずまる。

試験モードの闇、試験セル１２ｉ及び１２ｊを通る入力
及び出力データの門通の流れが禁止される。試験モード
では、入力試験セル１２ｉがアプリ°ケーション論１！
ｌ！回路のＩＮ’　入力を制御して、ＩＣに対するＩＮ
入力を硯１１１１１する。同様に、出力試験セル１２ｊ
がＩＣ１０からの００丁出力を制御して、アプリケージ
」ン論理回路からのＯＵ丁′出力を観測する。次に例に
よって、試験セル１２１及び１２ｊに境界走査試験及び
出力バッファ・トグル動作を行なわせる為に、制御バス
から出る制御の順ｊ′にを説明する。

境界走査試験動作順゛・ １）最初両方の試験セルは正常モード及び休止し−ドに
ある。

制御バス：ＤＭＸ＝０．ＢＡ＝１１、ｌ−１０１１）＝
Ｏ，ＣＬＫＩＡ　φ力。

一アプリケーション論理回路のＩＮ’　入力がＩＣのＩ
Ｎ入力によって駆動される。

ＩＣのｏ　ｕ−ｒ出力がアプリケーション論理回路のＯ
ＵＴ’　出力によって駆動される。

両方の試験セルのＤラッチが現在の状態にとイまる。

両方の試験セルのＤフリップフロップが現在の状（渫に
とイまる。

２）第１の出力試験パターンをシフトして入れる為に、
２０ＬＫの間シフト・モードに入る。

制御バス：Ｌ）ＭＸ＝Ｏ，ＢＡ＝ＯＯ１）−１０Ｌ１）
−〇、ＣＩ−に＝活動。

−アプリケーションＱＡ　Ｂｌ！回路のＩＮ’入力がＩ
ＣのＩＮ入力によって駆動される。

−ＩＣのＯｔＪ　’Ｉ比出力アプリケージ」ン論理回路
の０ｊＪｒ’出力によって駆動される。

−両方の試験セルのＤラッチが現在の状態にと？よる。

両方の試験ヒルの１〕フリツプフロツプがＳ　Ｉ）１入
力の論理レベルにクロック動作で入る。

３）休止モードに入り、第１の出力試験パターンで１〕
ラツチを更新Ｊる。

制り１１バス：　ＤＭＸ＝Ｏ，ＢＡ＝１１　、ＨＯＬｌ
つ　−　　”０．　　１．　　　Ｏ”　　　、　　ＣＬ
Ｋ＝ｉ６　　躬１　。

アプリケーション論理回路のＩＮ’　入力がＩＣのＩＮ
入力によって駆動される。

ＩＣのＯＵ　Ｔ出力がアプリケ−シコンＱ　ｌ’ｌ！回
路のｏｕｒ’　出力１こよって駆動される。

両方の試験セルの１）ラッチがＤフリップフロップの論
理レベルに更新される。

両方の試験セルのＤフリップフ［］ツブが現在の状態に
とずまる。

４）休止モードにとずまり、試験Ｅ−ドに入り、第１の
出力試験パターンを印加する。

制御バス：　ＤＭＸ＝１　、ＢＡ＝１１．１１０１１）
＝Ｏ１ＣＩＫ−活動。

７ブリケ一シ］ン論理回路のＩＮ’　入力が入力試験セ
ルのＤラッチによって駆動される。

ＩＣの００丁出力が出力試験セルの１）ラッチによって
駆動される。

両方の試験セルのＤラッチが現在の状態にどイ：Ｌる。

両方の試験セルのＤフリップフロップが現在の状（ぶに
とずまる。

５　）入力及び出力境界データを捕捉する為に、Ｉ　Ｃ
Ｌ　Ｋの間ロード・モードに入る。

制御バス：ＤＭＸ＝１、［３へ−０１、ＨＯＩ−Ｄ　＝
　０１ＣＬＫ−活動。

７ブリケ一シヨン論理回路のＩＮ’入力が入力試験セル
のＤラッチによって駆動される。

−ＩＣのＯＵＴ出力が出力試験セルのＤラッチによって
駆動される。

一両方の試験セルのＤラッチが現在の状態にとりよる。

両方の試験セルのＤフリツプフロツプがその○Ｄ１入力
の論理レベルに９１コック＋Ｊｉ作で入る。

６）捕捉したデータをシフトして出すと共に、次の出力
テストパターンをシフトして入れる為に、２ＣＬＫの間
、シフ［・・モードに入る。

ｔＡ御ババス　ＤＭＸ＝　１　、ＢＡ　＝ＯＯ，ｌ−１
０ＬＤ−０、ＣＬＫ−活動。

一７ノリケーシ」ン論理回路のＩＮ’　入力が入力試験
セルのＤラッチによって駆動される。

−ＩｃのＯＵＴ出力が出力試験ピルのＤラッチによって
駆動される。

両方の試験セルのＤラッチが現在の状態にとずよる。

一両方の試験セルのＤフリップフロップがそのＳＤＩ入
力の論理レベルにクロック輪作で入る。

７）休止モードに入り、Ｄラッチを更新して次の出力試
験パターンを印加する。

一制御バス：ＤＭＸ＝１．３Ａ＝１１、ト１０１Ｄ＝　
”０．１．Ｏ’　、ＣＬＫ＝ｉ！Ｊｌ。

アプリケ−シコン論理回路のＩＮ’入力が入力試験セル
のＤラッチによって駆動される。

］ＣのＯｔＪ　’ｒ出力が出力試験セルのＤラッチによ
って駆動される。

一両方の試験セルのＤラッチがＤフリップフ〔］ツブの
論理レベルに更新される。

両方の試験セルのＤノリップフ１コツプがＩＮ在の状態
にとイまる。

８）境界試験が完了するまで、工程す乃至７を繰返し、
その後制御を出して、正常モード及び休止モード（工程
１）に復帰する。

出力バッフ？・トグル動作順序 １）最初に両方の試ＪｉｉｉＬルはｊ［常モード及び休
止モードである。

ｔＡ御ババス　ＤＭＸ＝０、ＢＡ＝１１、ＨＯＬＤ＝Ｏ
１Ｃｔ−Ｋ　＝活動。

アプリケーション論理回路のＩＮ’入力がｌＣのＩＮ入
力によって駆動される。

ＩＣｌ７）００丁出力がアプリケージ」ン論理回路のＯ
ＵＴ’　出力によって駆動される。

−両方の試験セルのＤラッチが現在の状態にとマまる。

両方の試験セルのＤフリツプフロツプが現７１の状態に
と）′まる。

２）出力バッファ・トグル・パターンをシフトして入れ
る為に、２ＣＬ　Ｋの間ジット・モードに入る。

υｌ１ｉｌバス：ＤＭＸ＝Ｏ，ＢＡ＝ＯＯ１＋ｌ０Ｌ１
）＝＝Ｏ，ＣＬＫ−活動。

アプリケージ三１ン論理回路のＩＮ’　入力がＩＣのＩ
Ｎ入力によつ【駆動される。

−ＩＣの０ｔＪ１−出力がアプリケージ・］ン論理回路
のｏｕ　ｒ’　出力によって駆動される。

両方の試験セルのＤラッチが現在の状態にとずまる。

一両方の試験セルのＤフリップフロップがそのＳＤＩ入
りの論理レベルにりＯツク動作で入る。

３）休止モードに入り、出力試験パターンでＤラッチを
更新する。

−ｉ、ＩＩ御ババス　ＤＭＸ＝０、ＢＡ＝１１、ト１０
１［）−０，１，０”　　　、　　　ＣＬＫ＝　　活　
動　。

アプリクーシコン論理回路のＩＮ’入力がＩＣのＩＮ入
力によって駆動される。

ＩＣのＯＵＴ出力がアプリケーション論理回路のｏｕ　
ｒ’　出力によつ゛Ｃ駆動される。

両方の試験セルの１〕ラツチがＤフリップフロッグの１
叩レベルに更新される。

両方の試験セルのＤフリップフロップが現イ＋の状態に
とずまる。

４）休止モードにとずまり、試験［−ドに入り、出力試
験パターンを印加する。

利口１１バス：ＤＭＸ＝１、ＢＡ＝１１、ト１０【１）
＝Ｏ，ＣＬＫ−活勅。

一アプリケージ」ン論理回路のＩＮ’入力が入力試験セ
ルのＤラッチによって駆動される。

−ＩＣのＯＵＴ出力が出力試験セルの［）ラッチにＪ：
つて駆動される。

−両方の試験セルのＤラッチが現在の状態にとイまる。

両方の試験セルのＤフリップフロップが現在の状態にと
ずよる。

５）トグル・モードに入り、ＨＯＬＤ人ツノを高１、−
設定し、トグル試験を間！１１３づる（Ｎ個のり１コツ
ク入力に対し）。

ＬＱ　Ｉｌｌバス：ＤＭＸ＝１．１３△−１０、ｌ−１
０１１）−１、ＣＬＫ−活動。

アプリケージ」ン論狸回路のＩＮ’　入力が入力試験セ
ルのＤ′：）ツチによつ−ｃｍ動される。

ＩＣのＯＵＴ出力が出力試験ヒルのＤラッチによって駆
動される。

一画方の試験セルのＤラッチがＤフリップフロップから
のデータをＩ）　ＯＵ　Ｔ出力へ通過させる。

−両方の試験ヒルのＤフリップフロップがクロック動作
でＱ−Ｄラッチ出力を入れる。

６）休止モードに入り、ト１０ＬＤ及びＤＭＸ入力を低
に設定し、トグル試験を完了する。

制御バス：　ＤＭＸ＝Ｏ１１３Ａ＝１１、ＨＯＩ−１）
−〇、ＣＬＫ−活動。

アプリケージ」ン論理回路のＩＮ’入力がＩＣのＩＮ入
力によって駆動される。

ＩＣの０ｔＪ１−出力がアプリケーション論理回路のＯ
ＵＴ’　出力によって駆動される。

両方の試験ヒルのＤラッチが現在の状態にとずよる。

両方の試験セルの０７９１１７日ツブが現イｆの状態に
とりよる。

注意：第３図で、トグル試験の間、入力試験ヒルの１−
グル動作をしたくない場合、別個のＨＯｌ−［）入力を
使って、出力試験セルがトグル動作をりる間、入力試験
セルの出力を強制的に静＋Ｌ状態につることが出来る。

同様に、別個の制御（八及びＢ）によっ又、出力試験セ
ルがトグル動作をしている問、入力試験セルを休止モー
ドにすることが出来る。

次に第４ａ図には、好ましい実施例の両方向試験セル３
０のブロック図が示されている。両方向試験セル３０は
入力／出力ビンと関連して使うことが出来、これを介し
て（ｒ１号が両方向に通ることが出来る。両方向セル３
０は第２図に小ず試験セル１２をυ本セルとして使い、
両方向動作を行なわせる為の追加の回路を設４Ｊである
。具体的に云うと、両方向セル３０が追加の３つのマル
チブレクリ３２，３４．３６を右する。第１のマルチブ
レフナ３２は２つの入力５ＹＳＧ　（システム３状態（
、Ｊ能）及びＩ’　Ｓ　’Ｔ’　Ｇ　（試験ご３状態付
能）をイ１づる。このマルチブレクリ゛が５ＥＬＧ（付
能選択）信号によって制御される。この信号が、２つの
入力の一方を選択する。第１のマルチブレクリ３２の出
力がＯＢＧ　（出力バッフ７３状態イ１能）で・ある。

ＯＢ　Ｇ　１号がＩＣの３状態出力バツフアの出力状態
を制御する。

第２のマルチブレクリノ３４がＤＩＮＡ信Ｎ及びＤＩＮ
Ｂｆ、５号とムう２つの入力を受取る。マルチプレクサ
３４がマルヂブレクＩす３２の出力、即ら０［３Ｂ信号
によつで制御される。ＤＩＮ八入へはＩＣのアプリケ−
シコン論理回路１４の出力であり、ＤＩＮＢ入力４．１
１１０バツフアからの外部入力−Ｃ・ある。ンルチブレ
ク！）３２からの０１３Ｇ信号出力を使って、マルチプ
レクサの３４の入力を選１１！づる。

第３のマルチプレクサ３６は、１）ＩＮＡと、Ｊ、（本
試験セル１２のラッチ２６からの非反転出力（しＱ）と
云う２つの入力を持っている。第３のマルチブレクリ３
６がＤＭＸ信号によって制御される。

第２のマルチブレクリ３４の出力が見本試験セル１２の
ＯＤ１入力に接続される。第３のマルチブレクリ３６の
出力ｔより　ＯＵ　Ｔ　Ａど記されており、１：（本試
験ヒル１２からのＤ　ＯＵ　Ｔ　（ｊ号がｌ）　ＯＵ　
１Ｂと記されている。

動作について説明すると、ＯＢ　Ｇ出力が、ＳＥＬ　Ｇ
入力が低であるｏｂ、５ｖｓｃ入力（正常モード３状態
制御２１１入力）によって駆動される。８１１０入力が
ｉ２である時、第１のマルチブレクリ３２のＯＢ　Ｇ出
力が−ｒ　Ｓ　−ｒ　Ｇ入力（試験モード３状態制御入
力）によって駆動される。第４ａ図では、０　［３Ｇ　
ｍ　Ｎの低出力により、出力バッファが作動し、ＯＢＧ
信号の高出力が出力バッフ７を３状態にすると仮定して
いる。

第２のマルチブレクリ３４が第１のマルチプレクサ３２
からのＯＢＧ出力によって制御される。

第２のマルチプレクサの目的は、２つのデータ入力Ｄ　
Ｉ　Ｎ　Ａ又はＤ　Ｉ　Ｎ　Ｂの一方を基本試翳セルの
０［）１入力に結合して、ロード動作の間、適当な信月
を標本化することが出来る様にすることである１、第２
のマルチブレクリ３４に対するＤＩＮＡ入力はアプリケ
ーション論理回路からの出力である。第２のマルチブレ
クリの選択入力ＯＢ　Ｇが低に設定されていて、アプリ
ケーション論理回路からの出ツノ動作を示−ｊｆｆ、’
ｉ、ＤＩＮＡ伯号が基本試伯母ル１２の０１３１入力に
結合され、ロード動作の闇、標本化りることが出来る。

第２のマルチプレクサの選択入力ＯＢＧが＾に設定され
ていて、アプリケーション論理回路に対りる入力Ｖ」作
を示１時、Ｄ　Ｉ　Ｎ　＋３信号が試験セル１２のＯＤ
１入力に結合され、ロード動作の間、標本化することが
出来る。第３のマルチブレクリ３６が試験セル１２にも
送られるＤ　Ｍ　Ｘ　（ｇ号によって制御ｌｌされる。

試験セル１２のＬ　Ｑ出力が、試験セル１２の内部にあ
るＤクツ１２６の出力である。ＬＱ高出力、ロード及び
シフト動作の間、ＤＯＬＩＴＡ出力信号を試験モードで
一定に保持することが出来る様にする。試験セル１２及
び第３のマルチブレクリ−３６に対りる０ＭＸ入力が低
に設定されている時、両方向セル３０は正常モードであ
る。正常モードでは、ＤＩＮＡ高ＮＡ第３のマルチプレ
クサ３６を通過し、ヒルのＤＯｔＪＴＡ出力から出力さ
れ、１１０バツフアの出力バッファ部分に対し、アプリ
クージョン論理回路１４からの通常のデータ出力通路を
設定する。同様に、１常モードでは、ＤＩＮｔ３入力が
試験セル１２の中にある２対１マルチプレクサ２８を通
過し、セルのＤＯＵｒ１３出力から出力され、１１０バ
ツフアの入力バッファ部分からアプリクージョン論理回
路１４への通常のデータ入力通路を設定する。

試験セル１２及び第３のマルチブレクリ３６にスＪＪる
０ＭＸ入力が八に設定されている時、両方向試ｗＡｔ？
ル３０は試験モードになる。試験モードでは、試験セル
のＬＱＱ験データ出力が第３のマルチブレク＋Ｊ３６を
通過し、セルのＤ　ＯＵ　−ｒ　Ａ　ｆｌｔ力から出力
され、試験セル１２から１１０バツフアの出力バッファ
部分への試験データ出ツノ通路を設定する。同様に、試
論Ｅ−ドにある時、内部試験ヒルのｔＱ試試験−夕出力
が試験セルの内部の２対１マルチプレクサ２８を通過し
、試験セル１２のＤＯＵＴＢ出力から出力され、試験セ
ル１２からアプリケ−シコン論理回路１４へのデータ出
力通路を設定する。

第４ｂ図には、両方向バッファ及びアプリケ−シコン論
理回路１４の間に接続された両方向試験セル３０のブ［
１ツク図がボされている。データ出力動作を実施する時
、出力バラノア３８がＯＢＧにＪ：って何面される。正
常モードでは、アプリケージ３ン論理回路１４からのデ
ータがＤＩＮＡ入力から両方向試験セル３０を通過し、
Ｉ’）　ＯＵ　”ｒ　Ａ出力から出力バッファ３８に結
合される１、試験セードでは、両方向試験しル３０に記
憶きれている試験データがＤ　ＯｔＪ　１△出力を介し
て出力バッファに供給され、出カバツノ７３８を通過し
て、１１０ビン４０に印加される。

デーラム力動作を実施Ｊる時、出力バッファがＯＢＧ信
号にＪ、り高インピーダンス状態になる。

１Ｆ常モードでは、Ｉ１０ビン４０からのデータが入力
バッファ４１及びＤＩＮＢ入力を介して両方向試！セル
３０に入り、試験セル３０を通過し、Ｄ　ＯｔＪ　’１
−８出力を介してアプリクージョン論理回路に印加され
る。試験モードでは、試験セル３０に記憶されている試
験データがＤＯＵＴＢ出力からアプリケ−シコン論１！
ｌ！回路に印加される。

第５図には試験セル１２の特定の構成を承り回路図が示
されている。この構成はマルチプレクサ２２．２８、Ｄ
フロップ２４及びラッチ２６を有Ｊる。

第１のマルチプレクサ２２は独立の６つの入力ｌｉｊ号
を侍っている。Ｓｔ）＋（等号がカスケード接続の２つ
のインバータ１０８．１１０に入力される。

その結末インバータ１１０から出る出力が伝送ゲ−ト１
１２に入力される。伝送ゲートは、Ｐチャンネル形トラ
ンジスタのソース及びドレインの両方をＮチャンネル形
トランジスタに結合りることによって形成される。伝送
ゲート１１２の出力が伝送ゲート１１４の出力並びに伝
送ゲート１１６の入力に結合されている。同様に、伝送
ゲート１１Ｇの出力が伝送ゲーｈ　１２２の出力及びカ
スケード接続の１対のインバー９１１８．１２０の入力
に結合されている。インバータ１２０の出力がンルヂブ
レクサ２２の最終的な出力を表わ１゜マルチプレクサ２
２に対する００１入力が伝送ゲート１１４に接続されて
いる。伝送ゲート１１４の出力が伝送ゲート１１２の出
力及び伝送ゲート１１６の入力に結合されている。

マルチプレクサ２２に対りる第３の入力がラッチ２６の
反転出力である。この信号が伝送ゲート１２４に入力さ
れる。伝送グーｈ　１２４の出力が伝送ゲート１２６の
出力及び伝送ゲート１２２の入力に結合されている。

マルチプレクサ２２に対する第４の入力がＤフリップフ
ロツブ２フ１の出力である。この信号が伝送ゲート１２
６に入力される。伝送ゲーｌ〜１２６の出力が伝送ゲー
ト１２４の出力及び伝送ゲート１２２の入力に結合され
でいる。この結果伝送ゲート１２２から出る出力が伝送
ゲート１１６の出力に結合されている。

マルチプレクサ２２の残りの２つの入力が、マルチプレ
クサ２２の中にある種々の伝送ゲートに対り゛る選択信
号として作用する。先ず入力信号へがインバータ１２Ｂ
に接続される。インパーク１２（３の出力がインバータ
１３０の入力に接続される。インバータ］２８の出力は
史に伝送ゲー１−１１４．１２６（１）Ｐチャンネル形
ゲートにも）狡続される。同じ出力が伝送ゲート１１２
．１２４のＮチ１７ンネル形ゲ〜トに接続される。イン
バータ１３０の出力が伝送ゲート１１２．１２４のＰチ
１１ンネル形ゲート及び伝送ゲート１１４，１２６のＮ
　１−ｔンネル形ゲートに接続される。

マルチプレクサ２２に対する８入力し選択信号とし一〇
使われる。８入力がインバータ１３２に接続される。イ
ンバータ１３２の出力がインバータ１３４に接続される
。史にインバータ１３２の出力が伝送ゲート１２２の１
〕チ１１ンネル形ゲー］−及び伝送ゲート１１６のＮチ
ャンネル形ゲートに接続される。インバータ１３４の出
力が伝送グー１−１２２ＯＮチ１１ンネル形ゲート及び
伝送ゲート１１６の１〕チトンネル形ゲートに接続され
る。

Ｄフリップフロップ２４がり臼ツク入力ＣＬ　Ｋ及びマ
ルチプレクサ２２の出力の両方に接続されている。Ｄフ
リップフロップ２４の中では、り［１ツク信号がインバ
ータ１４０に入力され、その出力を使ってＮチャンネル
形トランジスタ１４２のゲーＩ・を制ｔｌｎ　する。ク
ロック信号はＮチャンネル形トランジスタ１４４のゲー
トをυ制御する為にも使われる。Ｄフリップフロップ２
４のＤ入力がＮチャンネル形トランジスタ１４２の第１
のソース／トレインに接続される。１〜ランジスタ１４
２の第２のソース／ドレインがインバータ１４６の入力
に接続される。インバータ１４６の出力がＮチャンネル
形トランジスタ１４４の第１のソース／ドレインに接続
されると共に、インバータ１４８の入力に接続される。

インバータ１４８の出力がインバータ１４６の入力に接
続される。トランジスタ１４４の第２のソース／ドレイ
ンがインバータ１５０の入力に接続される。インバータ
１５０の出力がインバータ１５２の入力及びインバータ
１５４の入力に接続される。インバータ１５４の出力が
インバータ１５０の入力に接続される。インバータ１５
０の出力は伝送ゲート１２６の入力に６接続されている
。インバータ１５２の出力がＤフリップフロップ２４の
反転出力である。Ｄフリップノ１」ツブ２４の反転出力
がインパーク１５］６に入力される。インバータ１５６
の出力が試験セルのＳＤＯ出力て゛ある。

ｌ）フリツプフロツプの出力（インバータ１５０の出力
）がラッチ２６の０入力に接続されている。

この入力がＮチャンネル形トランジスタ１６０の第１の
ソース／トレインに接続される。Ｎチャンネル形トラン
ジスタ１６０の第２のソース／ドレインがインバータ１
６２０入力に接続される。うッチ２６の中では、インバ
ータ１６２の出力がインバータ１６６の入力及びインバ
ータ１６４の入力に接続されている。インバータ１６６
の出力がインバータ１６２の入力に接続されている。イ
ンバータ１６２の出力はラッチ２６の反転出力を表ね１
０萌に述べた様に、この反転出力が伝送ゲーｈ　１２４
を介してフルチブレクＩす２２に接続される。インバー
タ１６４の出力がラッチ２６の非反転出力を表わし、こ
れがマルチプレクサ゛２８に接続されている。ラッチ２
６は、Ｎチャンネル形トランジスク１６００ベースに苅
り−る保）ｊｆ　’電＋Ｘ入力によってａ＋ｌｊ御され
る。

試験ＩＺルの中にある第２の？ルチプレクリ゛２８は１
〕ＩＮ、インバータ１６４の出力及びＤＭＸと云う３つ
の別々の入力を持っている。１）ＩＮ（にシー］がＰチ
ャンネル形トランジスタ１７０及びＮチャンネル形トラ
ンジスタ１７２のイれぞれ−ｈのゲートに接続される。

インバータ１６４の出力がＰチャンネル形トランジスタ
１８２、Ｎチｔ！ンネル形トランジスタ１８４のゲート
に接続される。ＤＭＸ入力がＮチャンネル形トランジス
タ１７４゜１７６．１７８のゲートとＰチ１ｔンネル形
トランジスタ１８０のゲートに接続される。Ｎヂャンネ
ル形トランジスタ１７８の第１のソース／ドレインがＶ
。０に接続され、第２のソース／ドレインが脂）１９６
に接続される。同様に、Ｎブヤンネル形１ヘランジスタ
１７６の第１のソース／トレインがアースに接続され、
第２のソース／ドレインが節１９６に接ＶＣされる。更
に節１９６が１〕チ％ｔンネル形トランジスタ１８８の
ゲートとＮチャンネル形１〜ランジスタ１８６のゲート
に接続される。１〕ブ１１ンネル形トランジスタ１８８
及び１８０の第１のソース／ドレインが結合され、ｖｏ
Ｃに接続されている。Ｐチャンネル形トランジスタ１８
８゜１ε１０の第２のソース／ドレインが夫々Ｐチャン
ネル形トランジスタ１８２．１７０の第１のソース／ド
レインに接続される。Ｐチャンネル形トランジスタ１８
２．１７０の第２のソース／ドレインが結合され、節１
９４に接続される。Ｎチャンネル形トランジスタ１８４
．１７２の第１のソース／トレインが結合され、節１５
〕４に接続される。

Ｎチャンネル形トランジスタ１８４．１７２の第２のソ
ース／ドレインが、夫々Ｎチャンネル形１−ランジスタ
１７４．１８６の第１のソース／ドレインに１狡続され
る。Ｎチｔ／ンネル形ト′ンンジスタ１７４．１８６の
第２のソース／ドレインがアースに）ａ続される。節１
９４がＮチャンネル形１〜ランジスタ１９２．１９０の
ゲートに接続される。

Ｎ　’ｆヤンネル形１−ランジスタ１９２の第１のソー
ス／ドレインがｖｃｏに接続される。Ｎ′Ｆｖンネル形
トランジスタ１９２の第２のソース／ドレインがＮチ１
シンネル形１−ランジスタ１９０の第１のソース／ドレ
インに接続され、この組合せ（５号が試験セルの１つＯ
Ｕ　Ｔ信弓を表わり。Ｎ　’／１１ンネル形１〜ランジ
スタ１９０の第２のソース／ドレインが７−スに）ａ統
される。

この発明は観測関カデータ入力（ＯＤＩ）に＾速牲能を
１８＃）、シフト・データ入力（ＳＤ　Ｉ　＞の保持時
間をゼロに保ち、ＳＤＩの設定時間を増加し、クロック
の変化からＳＤＯ出力までの伝搬の遅延を増加する。Ｓ
ＤＩの保持時間がぜ口であることにより、カスケード形
式の場合の異常なデータ伝搬の問題がなくなる。ＳＤＩ
の設定時間が大きいこと並びにり［１ツクからＱまでの
遅延を若干増加したことにより、りＯツクのスキ１−の
余裕を＾め、こうして試ＭＬフルの種々の部品の間のス
Ａ二１−による伝ＩＪＱａ差をなくす。

１１′ｌＩ列データ入力を遅くし、こうして設定時間を
１＜ｆｆる為に、第１のマルチプレクサ２２には２つの
弱いインバー９１０８．１１０を使っている。

こう云うインバータは８０１入力にだけ使われるから、
この方法により、ＯＤＩ入力の性能の低下が入込むこと
はない。ＳＤＯへの出力通路に別の２つのインバータ１
！ｆ＋０．１５２を挿入して、り１°１ツクからＱまで
の伝搬「延を若干良くする。Ｓ１３　Ｉ　ＣＥの特徴づ
りにより、この発明は最小／最大ＳＤＩ設定が２／１４
ナノ秒、Ｓ１〕１保持時間がゼＯ、最小／最大りＯツク
−Ｑ遅延が０．９５１５．９６ナノ秒であることが判っ
た。このデータから、最小／最大のクロック・スキュー
余裕ば２．９６／１９．９６ナノ秒になる。

この発明の試験セルは従来に較べてΦ葭な利点を持つ。

第１に、この発明の試験セルは、全体的な試験時間を短
縮する為に、内部及び外部の境界試験を同時に実施する
為に使うことが出来る。第２に、試験セルは、親の集積
回路の通常のり１作中、境界のデータを標本化し又は−
１−夕を挿入Ｊることが出来る。第３に、試験しルはツ
リーランニングの試験クロックと動作が同１９１シてい
る。第４に、この発明は、パラメータの１」安が得られ
る様にする為、並びに境界試験を容易にづる為、ＩＣの
アプリケーション論理回路から独立に、ＩＣの出力バッ
フ７のトグル動作を行なわせる方法を提供りる。第５に
、この試験セルは自己試験能力がある。

この発明の試験セル１２の機能は、セル・ライブラリィ
を使うことよって八めることが出来る。

このライブラリィには、追加の回路をＩＣ１０に使われ
る１つ又は更に多くの試Ｍｕル１２に設番ノて、強化し
た試験回路にすることが出来る。このような回路のライ
ブラリィを設けて、回路の設シ１技術者が特定のＩＣ１
０の注文設計が出来る様にげろ。

第６図には、この発明の試験セルと関連して、マスク可
能な比較器論理回路部分２００がボされている。マスク
ｎノ能な比較器論理回路部分２００は、ある条例に応答
して試験を実施する為の比較試験の１Ｊ１徴を追加する
ものである。

マスク可能な比較器論理回路部分２００１ま、×０１＜
ゲート２０２及びシンド・ゲート２０４を右ヴる。ＸＯ
Ｒゲート２０２は２つの入力を持Ｉ５、第１の入力が試
験しル１２に対する［）ＩＮ及び０］〕］入力に接続さ
れ、第２の入力が予想データ＜ＥＸＰＤ）信号に接続さ
れている。ナンド・グー　ｌ−２０４も２つの入力を１
１ら、一方の入力が×０１’（ゲート２０２の出力に接
続され、もう１つの入力が比較マスク（ＣＭＰＭＳＫ）
信号に接続されている。ナンド・ゲート２０４の出力が
比較出力（ＣＭＰｏｌＪＴ）１５号である。

マスク可能な比較器論理回路部分２００は、試験しル１
２の１）ＩＮ入力に現れる論理レベルを、ＥＸＰＤ入力
に現れる予定の論理レベルと比較づる手段になる。ＤＩ
Ｎ入力及σＥＸＰＤ入力の論理レベルが符合すれば、排
他的オア・ゲートの出力が低に駆動される。ＤＩＮ入り
及びトＸＰＤ入力の論理レベルが符合しなければ、排他
的オア・ゲートの出力は高に駆動される。排他的オア・
ゲートからの低レベル出力（符合状態）により、ナンド
・ゲートはＣＭ　Ｐ　ＯＵ　Ｔ出力に＾レベルを出力す
る。排他的オア・ゲート２０２からのへレベル出力（符
合せず）は、ナンド・ゲート２０４に対するＣＭＰＭＳ
Ｋ入力が低レベルでな【」れば、ナンド・ゲート２０４
にＣＭ　）Ｊ　ＯｔＪ　Ｔ出力に低論理レベルを出力さ
せる。

比較器−即回路部分２００のにＭＰＯＬＩｒ出力が＾論
理レベルであることは、この特定の試験セルを通過する
入力又は出力境界信号が予想状病に等しいことを示１゜
集積回路のことごとくの入力及び出力伝号に同様な試験
しルを設けると共に、種々の試ＭＬ！ルからの全てのＣ
Ｍ　Ｐ　ＯＵ　’ｒ’　（、’ｉ　＞’、が＾である状
態を検出する論理回路を一緒に設けることにより、集積
回路の入力及び出力の範［１ｉ１金体にわたってｒ想し
た境界状態が１生しＩＣこと庖検出することが可能であ
る。

ある境界ＩＬ較の用途で１．Ｌ、集り回路の１つ又は史
に多くの入力Ｉνびに／又は出力の状！占は無関係で・
あることがある。こう云う場合、比較器１１１１１回路
部分２００は強制的に比較動作をマスクして、比較動作
の結末に関係なく、ＣＭＰＯＬＪＩ−出力に＾レベルを
出力することが出来る。こう云うことが出来ることによ
り、集積回路の設晶１の境界に沿って、「ドントケア」
比較状態を設定１Ｊることが出来る。ドントケア状態１
よ、特定の試験ピルのＣＭ　））　Ｍ　Ｓ　Ｋを低論理
レベルに設定−４ることによって達成される。ＣＭ　Ｉ
）　Ｍ　Ｓ　Ｋ入力に低レベルが印加されＩＣ全ての試
験ヒルは、そのＣＭ　Ｐ　ＯＵ　Ｔ出／Ｊから＾論理レ
ベルを出力１−る、ＣＭＰＯＵｒ出力を強υ１的に凸に
Ｊることにより、ドントケア状態を持つ試験セルは、集
積回路の境界にある他の試験ヒルで行なわれている比較
の全体的な結末に影響しない。

ある用途では、試験セルは、試験を容易にする為に、集
積回路の境界に擬ランダム・パターン発生（ＰＲＰＧ）
及び／又は並列署名解析（ＰＳＡ）能力を持つことが要
求されることがある。））　ＲＰＧモードでは、直列接
続した一連の試験セルのＤＯＵ　Ｔ　ＬＬＩ　７Ｊから
擬うンダム出カバターン順序を発生させることが出来る
。１−）Ｓ　Ａモードでは、直列接続したー・連の試験
セルに、ＤＩＮ入力に現れるデータを試験の為の「署名
」にｌ′ｆ、縮する様にすることが゛出来る。

Ｐ　Ｓ　Ａ試験論理を実施することが出来る好ましい構
成のライブラリィ・セルが第７図に小されている。基本
試験セル１２の入力及び出力は第２図について説明した
信号である。史に、ＰＳＡ論理１１！１路部分２０６が
データ・マスク（Ｄ　Ａ　１’　Ｍ　Ｓ　Ｋ　）及びＩ
）　Ｓ　Ａ何面（ＰＳＡＥＮＡ）とムう２つの入力信号
を受取る。ＤＡＴＮＳＫ及びＰＳＡＥＮＡ入力は制御バ
スの延長である。

ＰＳＡ論Ｌ！し１回路部分２０６は１月他的オア・ゲー
１−２０８及び２つのナンド・ゲート２１０．２１２で
構成される。ナンド・ゲート２１０がＤＡＡ丁　Ｓ　Ｋ
　＜Ｒ号とＤＩＮ入力１３月とに接続されている。

フンド・ゲート２１２が））　Ｓ　Ｋ　Ｅ　Ｎ　Ａ信号
と５Ｄｌ（；）号とに接続されている。ナンド・ゲート
２１０２１２の出力が排他的オア・ゲート２０８の入力
に接続される。排他的オア・ゲートの出力が基本試験セ
ル１２のＯけ１入力に接続される。

１）　ＳΔ論理回路部分２０６を基本セル１２に取付け
た時、ＤＩＮ入力に対する０１）１入力の普通の接続を
変更して、直接接続にならない様にする。

然し、０−ド動作の間、０１）１入力を介して試験デー
タを捕捉Ｊるど云う基本的な機能は依然とし−（有効で
あるが、ＰＳ△試験論理を介してロード動作に対処する
為には、次に述べる加静則及び（ｒｉ号の配送が必要で
ある。他の全ての關能（休止、シフト及びトグル）並び
にそれに必要なヒル間の相！ｉ接続は同じま）である。

１本的なロード動作を行なう為、論理回路部分２０６に
対するＤ　Ａ　Ｔ　Ｍ　Ｓ　Ｋ及びＰＳＡＥＮＡ入力は
夫々ｎ及び低の論理レベルに設定する。この状態では、
ＰＳＡ論理回路部分は、ＤＩＮ入力からノーンド・ゲー
ト２１０及び排他的オア・ゲート２０８を通り、樋本試
験セル１２のＯＤ＋入力に？る配送通路を作る。ロード
動作をｆｌなう時、試験セル１２がＰＳＡ論理回路部分
２０６を通る配送チ１／ンネルを介して、ＤＩＮ入力の
論理レベルを捕捉Ｊる。

試験セルがＰＳＡ動作を行なうべきＩＩ、１、ＭＳＫＤ
ΔＴ及びＰＳＡＥＮＡ入力が両方とし高論理レベルに設
定され、基本試験セル１２に対する制■を出しく、ロー
ド動作を実ＲＪる。この様にＭＳＫ　ｌ）　Ａ丁及びｐ
　Ｓ　Ａ　［Ｎ　Ａ入力が設定されると、１）　Ｓ　Ａ
論１１１１回路部分２０６は、ｌ）　Ｉ　Ｎ及び８１）
１入力に存在する論理レベルに対して排他的オア作用を
し、その結果を試験セル１２のＯＤＩ入力に対して出力
Ｊる。ロード動伯の闇、試験はル１２がＯＤ１入力を標
本化し、ｌＪＦ他的オア紡作の結果を記憶する。各々の
試験セル１２で実施される局部的な排他的オア動作及び
ロード４す１作が、直列シフトの為の（即ら、１つのセ
ルのＳＤＩを別のセルのＳＯＯに１ａ続する）及び多項
式フィードバックの為の所間のヒル間接続と共に、境弄
走査署名解４１ｒ構造を構成する枯木となる。

＋）　Ｓ　Ａ動作の問、Ｉ）　Ｓ　Ａ論理回路部分２０
６が、１月他的オア動作に対重るＤＩＮ入力の影響をマ
スクする手段になる。このマスクｖＪ作は、ＰＳＡＥＮ
八入力をへにしたよ）、ＭＳＫＩ）Ａ１′入力を低に設
定することによって行なわれる。ＭＳＫＤＡ１入力が低
に設定されると、ＰＳＡ論理回路部分２０６はＳＤＩ入
力を試験しル１２（７）ＯＤＩ入力に結合し、前段のヒ
ルの５ｔ）Ｏ出力の植だ＆Ｊが標本化され、試験セル１
２に記憶される。こう云うことが出来ることによって、
Ｐ　Ｓ　Ａ動作の間、集積回路の境界で、１つ又は更に
多くの試験セルの１）ＩＮ入力に付属Ｊる信号をマスク
することが出来る。

Ｐ　ＲＰ　Ｇ動作を試験セルが行なう時、ｔ、ＩＩ御を
出して、試験セル１２にＳＤＩ入力からＳＤＯ出力への
シフｌ−動作を行なわせる。

１）　ＲＰ　Ｇの間、一連の試験セル１２にデータをジ
ットさせて、擬うンダム出カバターンを発生させる。こ
うして得られた擬ランダム・パターン発生出力は、走査
通路の良さと、走査通路内にある試験セル１２の多項式
フィードバック接続とによって決定される。更に、試験
セルに対するＨ　Ｏｌ−Ｄ及びＤＭＸ入力を＾に設定し
て、発生された試験（ｇ号を試験セルのＤＯＵ王出力出
力へ送出すことが出来る様に覆る。

Ｐ　ＲＩ）　Ｇ及び／又はＰＳＡの試験特徴をド■つ試
Ｍヒルを使う用途では、集積回路の境界にある試験セル
の特定の群又は範囲に合せて、試験セル１２の間の多項
式フィードバック接続の調節が出来る様にする為に、プ
ログラム可能な多項式タップを設けるのが有利である。

この特徴を使う利」ユは、（１）集積回路の設計に於け
る試験セルの構成が簡単になること、（２）外部多Ｉｆ
ｆ式タップを追加１１る心髄がなくなること、（３）全
ての心外な４埋回路が各々の試験セル１２の中にあるか
ら、集積回路の配置内での試験セルの配置及び信号の配
送が改善されることである。

枯木試験セル１２、ＰＳＡ論狸回路部分２０Ｇ及びプロ
グラム可能ｌ能な多項式タップ２１４で構成された試験
回路の好ましい例が第８図に示されている。試験セル１
２及びＰＳＡ論理回路部分に対する入力及び出力は第７
図に示すものと同じである。プログラムｄ能な多項式タ
ップ論理回路Ｎ１分２１４はこの伯に２つの入力信号、
即ち多項式タップ付能（Ｐ王ＥＮＡ＞及びフィードバッ
ク入力（ＦＢＩ＞と、追加の１つの出力信号フィードバ
ック出力（ＦＢＯ）とを心嚢とする。　Ｐ　’ｌ−Ｅ　
Ｎ　Ａ信シコがυ１０υバスの延長である。１−８１及
びＦ　［３０信号が、ｐ　＋＜　ｐ　ａ及び／又（よＰ
ＳＡ試験動作に餞求される多エロ式フィードバック回路
を構成する為の、試験回路の間の相互）ビ統部となる９
、プログラム可１１な多Ｉｎ式タップ論］！Ｉ！部分は
排他的ノア・ゲート２１６及びナンド・ゲート２１８で
構成される。ナンド・ゲートが関連した試験セル１２の
ＳＤｏ出力とＰ　−ｒ　Ｅ　Ｎ　Ａ信号とを入力としで
受取る。

ｔＪｔ　（ｌ！！的ノア・ゲート２１６がナンド・ゲー
ト２１８の出力とＦＢＩ信ｙ）を受取る。排他的ノア・
ゲート２１６の出力がＦＢ○信号である。

ＰＲＰＧ又はＰＳＡを実ｌＩ！！？するのに要求されろ
重要な能力は、走査通路内にある全ての又は選ばれた一
群の試験回路の論理状態の排伯的オアに阜づくフィード
バック回路を設けることである。このフィードバック回
路の結果が、走査通路の最初の試験回路に入力され、フ
ィードバック・ループを閉じる。第８図では、ナンド・
ゲート２１８及び排他的ノア・ゲート２１６の組合Ｕが
、フィードバック回路にある特定の試験回路の論理状態
を含めたり除外したりすることが出来る様にする。

同様なプログラム可能な多項式タップ論理回路部分を持
つ試験回路は第９　ａ図にボづ様に相ｑ接続することが
出来る。Ｐ　ＲＰ　Ｇ　／　Ｐ　Ｓ　Ａ論理回路部分及
びプログラム１Ｍ能な多項式タップ論理回路部分を持つ
４つの試験回路２２０ａ１１Ｊ′￥２２０　ｄが、１次
直列ｆ−タ入力（ＰＳＩ）Ｉ）から１次直ダ１データ出
力（ＰＳＤＯ）ｎ号まで走査通路内に相ｎ接続されてい
る。各々の試験セル２２０ａ乃至２２０ｄのプログラム
可能な多項式タップ論理回路は、後続の試験回路のトＢ
　Ｏ出力ｆｔＳ号が先ｔ１する試験回路のＦＬ３１入力
に入力を供給づ゛る様に相ＬＬ接続されている。例えば
、試験回路２２０Ｃｆ７）ＦＢＯが試験ｔ　ル２２０　
ｂ　（７）　Ｆ　１３１　ニ）妄Ｓｉｔ　サｉｔている
。各々の試験回路２２０　ａ　７！Ｊ〒２２０ｄに対り
るＰ　ｒ　ＩＥ　Ｎ　Ａ入力が１〕ｌ“ヒＮＡバスから
印加される。フィードバック選択（Ｆ　Ｂ　Ｓ　Ｅ　Ｌ
　）入力（制御バス１７の延長）が、第１の試験回路２
２０ａのパノＪにあるマルチプレクサ２２２を制御ｌｌ
　’Ｊる。このマルチプレクサが試験回路２２０　ｉｌ
のＳＤ　Ｉ入力に供給づる。最後の試験回路２２０　（
１のＦＢＩ入力が低論理レベルに結線され、Ｉｔｉ後の
試験回路２２０ｄのプログラム可能な多１１４式タップ
論叩回路に影費を１４だない様になっている。

通常のジット動作の間、６１１列データがＰ　Ｓ　Ｄ　
１に入り、試験セルを通って、ｐｓｏｏから出て行く。

Ｐ　ＲＰ　Ｇ又はＰ　Ｓ　Ａ七−ドにした時、第１の試
験回路２２０ａの入力にあるマルチブレクリ゛２２２が
、フィードバックの結果（Ｆ　Ｂ　ｆ＜　）　（６号を
第１の試験回路２２０ａの５ｔ）１入力に接続される様
に選択する。試験回路２２０　ａ　７’）至２２０６に
あるプログラム可能な多項式タップ論理回路が、ＦＢＩ
及びＦＢＯの結線接続部と組合さって、ＰＲｌ）　Ｇ及
びＰＳＡ動作に必要な排他的Ａア・フィードバック回路
を形成する。試験回路のＰＡＥＮＡ入力が高であれば、
その試験回路２２０の試験をアル１２の論理状態がフィ
ードバック回路に含まれる。試験回路のＰＴＥＮＡ入力
が低であれば、その試験回路の試験セル１２の論理状態
はフィードバック回路に含まれない。

ある用途では、何れらＰＲＰＧ／ＰＳＡ及びプログラム
可能な多項式論理回路を持つ一連の試験セル１２で構成
された１次走査通路を区間に仕切ることが必要になるこ
とがある。１次走査通路の各々の区間は第９ｂ図に示す
様に構成して、１次走査通路内に多数の局部的なＰＲＰ
Ｇ／ＰＳＡ試験機能を待たせることが出来る。走査通路
の各々の区間は第９ａ図に示すフィードバック接続を持
っていて、走査通路のその区間にある適当な試験セル１
２が局部的なフィードバック回路に含まれる様に選ぶこ
とが出来る様にする。各々の局部的なフィードバック回
路のフィードバックの結末（ＦＢＲ）が、マルチプレク
サを介して、走査通路のある区間にある第１の試ｋＩ４
ｔフル１２まで結合される。

ＰＳＡ試験論理回路は第４図の両方向試験セルにも含め
ることが出来る。ＰＳＡ試験論理回路を含めると、一方
向の場合について述べたのと同じ利点が両方向試験セル
に得られる。

基本試験セル１２、両方向マルチブレクリ論理回路及び
ＰＳＡ論理回路部分２０６で構成された好ましい試験回
路の例が第１０図に示されている。

この試験回路に要求される入力及び出力信号は、第４図
及び第８図について述べたものと同じである。ＰＳＡ論
理回路を持つ両方向試験回路を作るのに必要な唯一の変
更は、ＰＳＡ論５！１１回路を挿入して、次の様な結線
をすることである。（１）第２のマルチプレクサ３４の
５ＥＬＯＤＩ出力を第７図でＤＩＮに接続すると示した
ＰＲＰＧ／ＰＳＡナンド・ゲート２１０の入力に接続で
る。（２）試ｔｉヒルに付属するＳＤＩ入力を第７図に
示すＰＲＰＧ／ＰＳＡナンド・ゲート２１２の入力に接
続する。（３）ＰＲＰＧ／ＰＳＡ排他的オア・ゲート２
０８の出力を試験セル１２の００１入力に接続する。

第１１図はＰＲＰＧ／ＰＳＡ論理回路部分２０６及び多
項式タップ論理回路部分２１４の両方を持つ両方向試験
回路を示す。第１１図の回路は第１０図の回路と同一で
あって、史に、第８図に小した様に、多項式タップ論理
回路部分２１４が試験セル１２に接続されている。同様
に、マスクＩｉｌ能な比較論理回路を含む両り向試験回
路とか、マスク可能な比較論理回路、ｌ）　ＲＰ　Ｇ　
／　Ｐ　Ｓ　Ａ論理回路及び多項式タップ論理回路を含
む両り向試験回路と云う様に、ライブラリィ・セルのこ
の他の組合せを両方向試験回路に利用することが出来る
。

この発明のセル・ライブラリィを第２図のり本試験セル
１２に関連して説明したが、その考えは、別のアーキテ
クチュアを持つ基本試験セル１２にも使うことが出来る
。ライブラリィ・セルは、１１種の異なる集積回路：Ｉ
ｔ験溝構造構成づる為に使うことの出来る様な、ある範
囲のビット・スライス試験可否検査セルを集積回路の設
計技術者に提供りる。ライブラリィ・セルの形で試験の
解決策を提供する利点は、（１）集積回路の設轟１で試
験アーキテクチュアの構成が簡単になること、（２）自
ＶＪ化出来る様な構造的な試験方法が１９られること、
（３）新しい集積回路を設計する度に、特別の試験方式
を構成する必要がなくなること、（４）全ての心外な試
験論理回路が試験回路の中にあるから、試験アーキテク
チュアの配置及び信号の配送が改善されること、及び（
５）その中から所望の試験可否検査の特徴を選択するこ
とが出来る様なり準を顧客に提供Ｊることである。

ＩＣ乃至システム・レベルの試験を容易にする為、レジ
スタ、ラッチ、バッファ又はトランシーバの様な標準的
なＩＩ＋卸の部品を、試験セル１２で構成された試験イ
ンターフェース及び境界走査通路を含む様に設計するこ
とが出来る。−層高い組立てレベルでの試験を簡単にす
る為に、試験回路を標準的な部品で構成することは、ハ
ードウェア・システムの試験及び管理のコストを切下げ
る方法になる。

今日、配線板及びシステムの試験には、高価な試ｗＡ装
置及び機械的なプローブ方式を使うことが必要である。

あるシステムの中にある配線板を試験する為には、試験
装置に対して試験の為のアクセスが出来る様にそれを取
外さなければならない。

直列試験インターフェースを介してアクセスが１能であ
る埋込みの試験回路をｈつ標準的な部品であれば、試験
が簡ψになる。この様な部品を用いる配線板の設計は、
それがシステム内にある間に、直列試験バスを介して試
験することが出来る。

更にこう訟う装置は、−層簡単で、−層コストの−安い
試Ｍ装四で試験を行なうことが出来る様にする。史に、
従来の配線板の設計では、部品の密度の為に、回路のプ
ローブ検査が物理的に出来ないことがある。この場合、
部品内に埋込まれた試験回路を介してしか、試験を行な
うことが出来ない。

第１２図は試験区切りｌ１ａ２２６，２２８によって、
組合せ論理回路２２４を観測し且つ制御Ｉする場合を示
す。試験区切り装置２２６．２２８は、バッファ、ラッ
チ、レジスタ又はトランシーバの様な多数の周知の装置
にＵづくものであってよい。

例として、区切り装置２２６．２２８が８ビツト・レジ
スタであると仮定する。相合Ｕ論理回路は回路内での試
験能力を持たない任意の数の回路ぐ構成することが出来
る。

入力試験レジスタ２２６が、本来は組合せ論理回路に送
られる筈のデータを観測し、組合せ論理回路２２４を利
口１１する為に、データを出力することが出来る。出力
試験レジスタ２２８は組合せ論理回路２２４からのデー
タ出力をｔｉ測して、本来は組合せ論理回路２２４の出
力に接続される装置に対づる出力を制御１１することが
出来る。入力試験レジスタ２２６が直列ｆ−夕を受取り
、出力試験レジスタ２２８に対して直列データを出りす
る。

入力を観測して出力を制御することにより、試験レジス
タ２２６．２２８は、前に第１図について述べたのと大
体同じ様に、組合せ論理回路２２４を試験することが出
来る。

第１３図は１実施例の試験装置２２６を示す。

データ入力Ｄｏ−０７が入力バッフ？２３０を介して試
験装置２２６に入力される。入力バッファ２３０の出力
が入力試験回路レジスタ（入力ＴＣＩｔ）２３２に接続
される。試験回路レジスタ２３２の出力がレジスタ２３
４に接続される。レジスタ２３４の出力が出力試験回路
レジスタ（出力■ＣＲ）２３６に接続される。出力丁Ｃ
Ｒ２３６の出力が出力バッファ２３８に接続され、これ
が出力データイル号ＱＯ乃至０７を発生する。試験セル
２４０，２４２が装置の外側から１ｔＩｌＩＩＩＩ信号
を受取る。この場合、試験セル２４２がクロック入力（
ＣＬＫ）を受取り、試験セル２４０が制御入力（ＱＣ）
を受取る。試験セル２４０の出力が３状態動作の為、出
力バッファ２３８に接続される。

試験セル２４２の出力がレジスタ２３４のりＯツク入力
に接！される。試験装置２３６の外側からのＳＤＩ信号
が、試験セル２４０、走査側路レジスタ２４４及び命令
レジスタ２４６に入る。走査データ通路が試験セル２４
０、試験セル２４２、入力丁ＣＲ２３２及び出力王ＣＲ
２３６を通る。出ノＪＴＣＲ２３６の直ダ１データ出力
が、走査側路レジスタ２４４の出力と共にマルチプレク
サ２４８に接続される。マルチプレクサ２４８は命令レ
ジスタ２４６から走査通路選択４ｇ　′Ｉうを受取る。

マルチプレクサ２４８の出力が、命令レジスタ２４６か
らの出力と共に、ンルチブレク＋Ｊ２５０に接続される
。マルチプレクサ２５０は試験ボー　１−２５２からも
選択信号を受取る。試験ボートが試験装置２２６の外側
からＭ　ＯＤ　「及びり０ツク（ＣＬＫ）信号を受取り
、走査及び試験制御イ１−１号を出力する。命令レジス
タ２４６は試験ヒル２４０．２４２及びＴＣＲ２３２，
２３６に対η゛る試験制御信号をも出力する。

試験レジスタに対する制ｎ信１（ＣＬＫ及びＯＯ）入力
が例であって、特定の用途に対してこの伯の信号を用い
てもよいことはムうまでもない。

例えば、クリア信号又は何面信号を試験ヒルを介して適
当に設計したレジスタに接続りることが出来る。史にレ
ジスタは、ラッチ、バッフ？、トランシーバ又はその伯
の装置を構成する適当な回路に置換えてもよい。更に、
制御及びデータｌ１０（Ｎ号の数は、装置の構成に応じ
て変えることが出来る。

試ＦＡ装′？１２２６の走査構造は境界走査通路（試験
セル２４０．２４２及び丁ＣＲ２３２，２３６を通る）
、走査側路通路及び命令走査通路を含む。ＭＯＤＥ及び
ＳＣＫ入力を介して出された走査アクセス・ブＯトコル
は、直列データを境界又は側路走査通路の中に、或いは
命令レジスタの中に走査することが出来る様にする。境
界及び側路走査通路の間の選択が、マルチプレクサ２４
８に処ＩＪる走査通路選択出力を介して、命令レジスタ
にある現在の命令によって決定される。

−「Ｃ］で　２３２．２３６は、萌に述べた様に、試験
セル１２をＲ木とする複数両の試験回路で構成される。

ｌ１１！へり的には、ＴＣＰ　　２３２．２３６（よＰ
ｌでＰＧ／ＰＳＡ及び／又はプログラム可能な多Ｔｓ１
式タップ論理回路部分を待つ複数１１〜の試験回路で形
成される。試験ヒル２４０．２４２は餞型的には、追加
の回路を持たない基本試験セル１２である。試験セル２
４０．２４２及びＴＣＲ２３２，２３６に対ηる制御回
路は図面に丞してないが、直列データ・シフト及び試験
回路の１１ｍの為、各々のセルに対して制御バスが接続
される。

試験命令を命令レジスタ２４６の中に走査して、境界走
査論理回路によって試験り１作を行なわせることが出来
る。試験を実施しない時、通常の動作命令が命令レジス
タ２４６に走査される。通常の動作命令の間、境界走査
論理回路は通常のＩｌｏ及びυ１ｕ１１信号が境界走査
論理回路を自由に通ることが出来る様にする。

命令レジスタに「境界走査命令」を設けて、境界走査通
路（ＴＣＲ２３２，２３６及び試験セル２４０．２４２
を通る）が内部の１１０信号をＬｌｌ　ｍｌする様にす
ることが出来る。この制御は、境界走査ヒルのＤＭＸ入
力を高−環レベルに設定することによって行なわれる。

このモードでは、Ｍｏ　１）　Ｅ及びＳＣＫ入力から外
部υ制御を出して、境界走査通路が試験セル２４０，２
４２及びＴ　ＣＲ２３２，２３６のＤＩＮ入力にある論
理レベルを捕捉する様にりることが出来る。、抽＆　ｌ
’ｌ　ｆｒの間、試験セル２４０，２４２及び入力Ｔ　
Ｃｌ≧　２３２が、外部（Ｄ　チー　全出力（Ｄ　Ｏ−
Ｄ　７　）　及Ｃｆ　Ｒｉ’ｌ　１１１１入力の状態を
ｔｌＩｉ捉Ｊる。史に捕捉紡作の問、出力［ＣＲ２３６
が内部ｌ＊理回路２３４の状態をｔｉｌｌ捉づ−る。デ
ータを捕捉した後、別の外部制御をＭＯＤ　Ｅ及びＳＣ
Ｋ入力から入力して、境界走査ヒルにより、検査の為に
、捕捉したデータをＳＤＯビンを介してジットして出ざ
ぜる。

捕捉したデータをシフトして出り一間、試験υ１岨パタ
ーンをＳＤＩ入力から境界走査通路にシフトして入れる
。この捕捉及びシフト動作の間、ｔ）００丁は、それに
対するＨ　ＯＬ　Ｄ入力が低に設定されている為に、現
在の状態にとずまる。一定に保たれていない揚台、出力
に於ける波及効果により、装置の出力に取付けた外部論
理回路が狂うことがある。

境界走査通路に対してシフトして入れたり出したすする
動作が完了した時、ＭＯＤＥ及びＳＣＫ入力を介して別
の外部制御を入力して、あらかじめ設定したあ１１１１
パターンを種々の試験セルのラッチ２６及びＴＣＲ２４
０，２４２，２３２，２３６から印加することが出来る
。境界走査通路の入力を捕捉し、その後検査の為に捕捉
したデータをシフトによって出し、その間境界走査通路
の出力から印加される次の試験制御パターンをシフトに
よって入れる過程は、所望のレベルの試験が完了Ｊるま
で繰返される。こうして内部論理回路、外部の結線接続
部及び／又は隣接のＩＣを同時に試験−りることが出来
る。

命令レジスタ２４２には［境界データ枕木化命令１を設
けることが出来る。境界データ標本化命令は、ＳＣＫ及
びＭＯＤＥ入力によって境界走査通路が入力に存在する
論理状態を捕捉する間、データ及びｉｔ、ＩＩ　１ｍｌ
が境界走査通路を自由に通ることが出来る様にする。−
口境界のデータを捕捉したら、ＳＣＫ及びＭＯＤＥ入力
から別の外部１１Ｊｉｌｌｌを出して、境界走査通路に
捕捉されたデータを検査の為にＳＤＯビンを介してシフ
トして出す様にさせる。

［出力を高インピーダンス状態に制御する命令」は、出
力バッフ７　（ＱＯ−０７）を高インピーダンス状態に
することが出来る様にする。出力は高インピーダンス状
態にあるが、入力はａ能する状態にあり、データ及びｔ
ＩＩＩ　Ｗ入力が依然として内部論理回路２３４に彰−
を及ばす。この命令の問、走査側路レジスタ（１個のフ
リツプフロツプ）がＳＤＩ及びＳＤＯビンに結合され、
データ・レジスタ走査動作の聞、１ビツト走査通路を試
験装四内に形成する。

この命令の利点は、出力を３状態にＪることであり、こ
れによって外部の試験プローブを印加して、出力を論理
１又はＯに一す９０することが出来る。

更に、走査側路フリップフロップを通る省略データ走査
通路は、内部の走査通路の長さを１ビツトに短縮するこ
とが出来る様に−づる。

［境界出力を論ｙ！１１又は０にｔＩｌＩＷｌｌする命
令」は、試験セル２４０，２４２及びＴＣＲ２３２，２
３６の出ツノからの予め走査された試験υ１陣パターン
を印加する為に、境界走査通路がＩ１０信号を制御する
ことが出来る様にする。この試験命令を実施する前に、
境界走査通路を走査して、命令によって印加する試験制
御用カバターンを定める。

この命令の聞、走査側路レジスタをＳＤＩ及びＳＤＯピ
ンに結合して、データ・レジスタ走査動作の間、試験装
置を通る１ビツト走査通路を形成する。

この命令の利点は、組合せ論理回路２２４の様に、試験
装置の出力に接続された他の８Ａ置に対して試験が実施
されている間、試験装置が特定のパターンを出力するこ
とが出来る様にすることである。更に、命令の間、走査
側路ノリツブフロップを通る省略データ走査通路は、内
部の走査通路の良さを１ビツトに短縮づることが出来る
様にする。

入力及び出力ＴＣＩ＜　　２３２．２３６は、外部から
印加されたＳＣＫ入力と同期して動作する様に命令を加
えて、別の試験能力を持たせることが出来る。こう云う
試験動作の利点は、試験動作の間、走査を必要とせず、
その為試験時間がかなり短縮されることである。

第７図に［１てＰ　Ｓ　Ａ　＃）１作を詳しく説明した
。

入力丁ＣＲ２３２は、それ自身で、又は出力ＴＯＲ２３
６と一緒になって、ＰＳＡ動作を実施することが出来る
。１６ビツト幅の署名（８ピッ１−　Ｔ　Ｃｎを仮定Ｊ
る）を作る様に一緒に使われる入力及び出力丁ＣＲ２３
２，２３６を示す回路が第１４図に示されている。デー
タ入力に現れるデータを入力ＴＣＲ２３２の現在の状態
と川口し、アンド・ゲート２５３から出力されるＰＳＡ
／　Ｐ　（＜　Ｐ　Ｇ試験クロック信号によって、入力
「ＣＲ２３２に入れる。ＰＳΔ仙作動作、入力ＴＣＲ２
３２はロード・モードにし、出力ｒＣＲ２３６はシフト
・モードにし、入力１−　ＣＲ２３２に対する８ビツト
のシフト・レジスタ延長部として作用する。入力ＴＣＲ
２３２を出力ＴＣＲ２３６と組合せることにより、８ビ
ツト・データ入力バスの１６ピツト幅の署名を利用する
ことが出来る。１６ビツトＰＳＡ回路を使うと、入力Ｆ
ＯＲ２３２の中に圧縮して入れることが出来る入力デー
タ・パターンの数が２５５から６５．ｊ〕３５に増加す
る。Ｐ　Ｓ　Ａ　＄７１　作（７）間、出力Ｔ　ＣＰ２
Ｓ５からのデータ出力（ＱＯ−０７）は予定のパターン
に固定し、ＰＳＡの間の波及データが組合せ論理回路２
２４に伝搬しない様にする。

ＰＳＡに対するクロック動作は、第１４図に承りゲート
回路によって行なわれる。Ｐ　ＳΔ命令を用い、外部制
御が試験ボー１〜２５２を休１［状態にした時、ゲート
４ａ号は、アンド・ゲーｉ−２５３がＳＣＫ入力を−［
Ｃ］マ　２３２，２３６に通過することが出来る様に満
面される。命令レジスタ２４６が、命令が出た時、試験
り■ツク何曲１４弓を出力づる。試験ポート２５２が、
非走査休止状態に入った時、１０１期信号を出力する。

両方の何面信号が＾に設定された時、外部のＳＣＫが、
アンド・ゲート２５２を通過し、Ｐ　Ｓ　Ａ　／　Ｐ　
ＲＰ　Ｇ試験クロックを発生する。

Ｐ　Ｓ　Ａ命令の終すニ、外ＷａＩｌｌｔａｌｌ　（Ｓ
ＧＫ及ヒＭＯＤＥ）により、試験ボート２５２は１３　
Ｓ　Ａ　／　Ｐｌ＜　ｆ、）　Ｇ試験クロックを禁止し
、新しい命令が命令レジスタ２４６に走査される。走査
通路が通常の形式に戻った後、ＴＣＲ２３２，２３６に
記憶されている署名を検査の為に境界走査読取命令によ
って外へ走査づることが出来るが、これは後で説明する
。

同様に、Ｐ　ＲＰ　Ｇ命令を命令レジスタ２４６に入れ
て、出カバターンを発生させることが出来る。

この場合も、ＴＣＲ２３２，２３６を組合せて、１６ビ
ツト幅のパターンの発生を行なわせ、８ビツト出カバタ
ーンの数を拡大することが出来る。

１６ビツト形式は第１４図に示ゴものと１１１１様であ
る。ＰＲＰＧｉ７１作の間、両方の１’　ＯＲがシフト
・モードになる。発生されるパターンが出力ｒＣＲ２３
６から出力される。Ｐ　ＲＰ　Ｇのクロック動作は、Ｐ
ＳＡ命令について述べた所と同じである。

同様に、Ｐ　ＲＰ　Ｇ　ＩＪ作の終りに、新しい命令が
命令レジスタに走査され、試験クロック例能ヒツトをリ
レットし、境界走査通路を普通の配送通路に構成し直す
。

第１５図に示′ｇ様に、ＰＳＡ及びＰＲＰＧは同時に働
かせることが出来る。この形式では、入力及び出力ｒＣ
Ｒ２３２，２３６４，Ｌ組合せず、自己にフィードバラ
クタる。局部的なマルチプレクサ２５４．２５６が夫々
ＴＣＲ２３２，２３６に対する所要のフィードバック接
続をする。ＴＣｌ（はこの形式で（トー緒に結合するこ
とが出来ないので、ＰＳＡ及びＰ　ＲＰ　Ｇ　動作は８
ピツトに制限される。ＰＳＡ及びＰ　ＲＰ　Ｇ　ＩＪＪ
作に対するクロック動作は、ＰＳＡ命令について述べた
所と１０１じて゛ある。

第１５図の同時のＰＳＡ及びＰ　ＲＰ　Ｇ命令と同様な
形で、１６１時のＰＳＡ及び２進カウント・アップ・パ
ターン出力命令を実施することが出来る。

この命令の間、入力ＴＣＲ２３２がＰＳＡを実施し、出
力Ｔ　ＣＲ２３６が２進カウント・アップ・パターンを
出力する。ＰＳＡ及び２進カウント・アップ・パターン
動作に対するりＬｌツク動作は、ＰＳＡ命令について述
べた所と同一である。

２進カウント・アップ・パターンは、メモリ試験の問、
２進アドレス・パターンを供給するのに役立つ。この命
令の間、メモリ装置の７ドレスは、一方の試験レジスタ
のＴ　ＣＲ２３６からのカーシン１−・アップ・パター
ンで刺激することが出来、そのデータ出力が別の試験レ
ジスタの−ｒｃＲ２３２１、：よって圧縮される。同様
な試験の使い方がＩＴ）　Ｓ　Ａ及びＰＲＰＧ命令によ
って行なわれる。

第１６図では、Ｔ　Ｃ１１２３６の試験セル１２がカウ
ント０能論理回路部分２５８に取付番ノられていて、２
ｊ隻カウント・アップ・パターンを−１−ＣＲ２３６か
ら出力することが出来る様にしていることが示されてい
る。カラントイ」能論理回路２５８は少数鉤のアンド・
ゲート２６０で構成される。各々のアンド・ゲーｈ　２
６０が前のアンド・ゲートの出力を一方の入力として受
取り、関連する試験セル１２からのＤ　ＯＵ−ｒ信号を
他方の入力として受取る。第１のアンド・ゲート２６０
が最ｐ１の２つの試験セル１２からのＤ　ＯＬＪ　Ｔ信
号を受取る。各々のアンド・ゲート２６０の出力が次の
試験セル１２の・一方のＡ選ＩＦｉ！部分に接続される
。

この構成では、ＴＣＲ２３６の最下位試験セル１２はト
グル・モード（八Ｂ＝０１３に設定され、先行する試＆
ｉセル１２は、カウント材面論理回路から各々の試験し
ル１２のへ入力に対する論理レベル出力に応じて、トグ
ル・モード又は休止モード（八Ｂ＝１１）の何れかで動
作する様に設定される。ＰＳＡ／ＰＲＰＧ試験クロック
が印加されたｈ１全でのｖｔＩ続の試験セルがｒＪＡ論
理レベルに設定されていれば、試験セル１２が１〜グル
動作をする。ＰＳ△／ＰＲＰＧ試験クロックが印加され
た時、後続の試験セルが低論理レベルに設定されていれ
ば、試験セル１２は現在の状態（休ｔｈ）にとイまる。

試験セル１２について前に説明したこの伯の機能らこの
試験装置によって実施することが出来る。

試験装置は、萌の走査動作の間に出力ＴＣＲ２３６に取
込んだデータを、各々のＰＳＡ／Ｐ１＜ＰＧ試験りＯツ
ク・サイクルの間、真の出カバターンとその補数の出カ
バターンの間でトグル動作を行なわせることが出来る。

このトグル動作が出来ることは、装置の出力バッフ？の
試験の際、並びに簡単な試験パターン発生器としての配
線板レベルで役立つ。トグル動作に対するクロック的外
はＰＳＡ命令について述べた所と１ｉｌ−である。

境界走査通路を読取って、その内容を決定することが出
来る。この動作の間、試ｗＡｖ装置は正常の動作モード
にとずまる。この命令は、捕捉動作を実施しない点で、
境界走査及び境界データ標本化命令とは異なる。境界読
取命令を使って、ＰＳＡ動作の結果を抽出−ｑることが
出来る。

この発明の詳細な説明したが、特許請求の範［Ｊｌｌに
よって定められたこの発明の範囲内で、種々の変更を加
えることが出来ることを承知されたい。

以上の説明に関連して更に下記の項を聞小する。

（１）　　論理回路又は配線板を試験する試験＠胃に於
て、論理回路にｋｌ来するデータをｖＡ３１１１する入
力試験回路と、論理回路にデータを出力する出力試験回
路と、前記入力試験回路及び出力試験回路の間に接続さ
れていて、その中を通るデータの流れをｉｊ制御する内
部回路とを右する試験装置。

（２）　　（１）項に記載した試験波ｄに於て、内部回
路がレジスタ機能を実施する回路で構成される試験装置
。

（３）　　（１）項に記載した試験Ｒ置に於て、内部回
路がラッチを構成する回路で構成されている試験波■。

（４）　　（１）項に記載した試験波ｄに於て、内部回
路がバラフンを構成する回路で構成され−（いる試ｌｌ
１ｌｉ装置。

（５）　　（１）項に記載した試Ｍ装置に於て、内部回
路がトランシーバを構成する回路で構成されている試験
装置。

＋６）　　（１）項に記載した試験装置に於て、入力試
験回路が論理回路に対するデータ出力をｆｉ、ＩＩ御１
６回路を含む試験装置。

（７）　　（６）項に記載した試験装置に於て、入力試
験回路が擬ランダム順序を論理回路に出力Ｊる回路を含
む試験装置。

（８）　　（６）項に記載した試験ｉａに於て、入力試
験回路が予定のデータの値を論理回路に出力する回路を
合む試験装置。

（９）　　（６）項に記載した試験５Ａ賀に於て、入力
試験回路が計数順序を論理回路に出力する回路を含む試
ｗＡ装置。

（１０１（１）項に記載した試験ａ買に於て、入力回路
が到来データに対する署名解析を行なう回路を含む試験
装置。

＋１１１　　（１）項に記載した試験装置に於て、入力
回路がプログラム可能な多項式タップ論理回路を含む試
験装置。

（１２）　　（１１項に２戟した試験装置に於Ｃ１出力
試験回路が内部回路からのデータ出力を観測する回路を
含む試験ｖＡＩＩ￥ｆ。

（１３）　　（１２）項に記載した試＃４装置に於て、
出力試験Ｂ１路が擬ランダム順序を論理回路に出力する
回路を含む試癲装防。

（１４１（１２）項に記載した試Ｍ装胃に於て、出力試
験回路が予定のデータの値を６１！ｌ’回路に出力する
回路を含む試験装置。

（１５）　　（１２）項に記載した試験装置に於て、出
力試験回路が計数順序を論理回路に出力する回路を含む
試論装置。

（１６）　　（１２１項に記載した試験装置に於て、出
力試験回路が内部回路からのデータ出力に署名解析を［
ｉなう回路を含む試験装置。

（１７）　　（１）項に記載した試験′３Ａ置にだて、
到来側りｌＩ他信号観ａｌｌｌｉＪる試験ａ、ｌｌＩｎ
回路を有する試験装置。

（１８）試験セル（１２）が集積回路（１０）の中で境
界走査試験を行なう。試験ヒル（１２）は試験データを
記憶Ｊる為の２つのメモリ、叩ち、フリップフロップ（
２４）及びラッチ（２６）を有する。第１のマルチプレ
クサ（２２）がノリツブフロップ（２４）に対づる複数
叫の入力の内の１つを選択的に接続する。ラッｆ−（２
６）の入力がフリップフロップ（２４）の出力に接続さ
れる。

ラッチ（２６）の出力がマルチプレクサ（２Ｂ）の１つ
の入力に接続され、マルチプレクサ（２８）に対する２
番目の入力がデータ入力（ＤＩＮ）（５号である。マル
チプレクサ（２２，２８）、フリップ７０ツブ（２４）
及びラッチ（２６）を制御りる制御バス（１７）が設け
られる。試験セルは４゜ 入力データを観８１１すると共に出力データをａＩｌｌ
　ａｌｌすることを同時に行なうことが出来る様にする
。

【図面の簡単な説明】

第１図は内部アプリケーション論理回路の境界に配置さ
れた試験セルを有する集積回路の回路図、第２図は第１
図の試験セルの好ましい実施例の回路図、第３図は集積
回路にある試１１ｉセルの間の相ｎ接続を示す回路図、
第４ａ図は好ましい実施例の両方向試験セルの回路図、
第４ｂ図は集積回路の内に設けられた第４ａ図の両方向
試験セルの回路図、第５図はこの発明の試験セルの１例
を示す回路図、第６図は比較論理回路を協えた基本試験
セルで構成される試験回路の回路図、第７図はＰＩｔ　
Ｐ　Ｇ　／　Ｐ　Ｓ　Ａ論理回路を協えた）古本試験ヒ
ルで構成される試験回路の回路図、第８図はＰ　Ｒｌ）
　Ｇ／ＰＳＡ論理回路及びプログラム可能な多項式タッ
プ論理回路を備えた基本試験セルで構成される試験回路
の回路図、第９ａ図及び第９ｂ図はプログラム可能な多
項式タップ論理回路を有する試験回路の間の接続を示ず
回路図、第１０図はｐ　ｒ＜　ｐＧ／ＰＳＡ試験回路を
有する両方向試験セルの回路図、第１１図はＰＲＰＧ／
ＰＳＡ試験回路及びブＥ］グラム可能な多項式タップ回
路を有する両方向試験セルの回路図、第１２図は￥Ａ＊
的な組合せ論理回路に対する入力を観測し且つそれから
の出力を制御する為に試験装置を用いた回路の回路図、
第１３図は第１２図の試験５ＡＶ！１の好ましい実施例
の回路図、第１４図はＰＳ八へ作を実施する試験装置の
回路図、第１５ｆｉ！Ｉは同時のＰＳＡ及びＰＲｌ）Ｇ
動作を実施する試験装置の回路図、第１６図は８１　！
３［順序を実施する試Ｍ装置の回路図である。 主な符合の説明 １２：試験［ル １４：アプリケーション論理回路 １７：１１１１１バス

Claims (1)

【特許請求の範囲】
1. （１）論理回路又は配線板を試験する試験装置に於て、
   論理回路に到来するデータを観測する入力試験回路と、
   論理回路にデータを出力する出力試験回路と、前記入力
   試験回路及び出力試験回路の間に接続されていて、その
   中を通るデータの流れを制御する内部回路とを有する試
   験装置。