JPH0216829A - データ受信制御方式 - Google Patents
データ受信制御方式Info
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- JPH0216829A JPH0216829A JP16621088A JP16621088A JPH0216829A JP H0216829 A JPH0216829 A JP H0216829A JP 16621088 A JP16621088 A JP 16621088A JP 16621088 A JP16621088 A JP 16621088A JP H0216829 A JPH0216829 A JP H0216829A
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- data
- circuit
- state
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- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はデータ線に■）分割に出力されてくるデータ
を複数の信号線を使って確定状態でのみ受信するように
構成されたデータ受信装置にお（プるデータ受信制御方
式に関するものである。
を複数の信号線を使って確定状態でのみ受信するように
構成されたデータ受信装置にお（プるデータ受信制御方
式に関するものである。
（従来の技術）
第２図は従来のデータ受信制御方式を採用したデータ受
信装量の構成を示すブロック図である。
信装量の構成を示すブロック図である。
図において、１はデータ線３にデータが用意されデータ
線３への入力データ３ａが有意状態であることを示すス
ト［１−ブ信号１ａが流れるストローブ線、２はデータ
線３に別のデータが用意されているとぎその別の入力デ
ータか有意状態を示ずス１〜［１−ブ信号２ａが流れる
スＩ−］：１−ブ線、４は下記データレジスタを次に送
られてきたデータで書ぎ変え（受信〉可能４釘状態に覆
るだめのレディ信５〕か流れるレア゛イ線、５は入力デ
ータ３ａを下記クロック信号に応答して一時的に保持す
るデータレジスタである。６は入力データ３ａが無意か
ら有意への変化状態を示ずストローブ信号１ａを一定［
１，′Ｉ間遅らＵ、また、ス１〜ローブ信号１ａが有意
から無意への変化Ｉｈに出力か直ちに無意状態になる遅
延回路である。即ら、この遅延回路６はデータ線３ヘデ
ータを時分割で伝送する指示を行なうための信号線ｉｉ
丁の信号線毎にデータ受信の開始を遅延さＵるＲ延信８
を出力覆るものである。７は遅延回路６の出力が無意か
ら有意への変化時にセラ１〜状態となるとともに上記ス
トローブ信号１日が有意から無意への変化時にリセット
状態になり入力データ３ａの受信状態を示す第１のラッ
チ回路である。即ら、第１のラッチ回路７は遅延回路６
からの遅延信号で直らにセラ１〜されストローブ信号１
ａの受信終了でリセツ１〜される・らのである。
線３への入力データ３ａが有意状態であることを示すス
ト［１−ブ信号１ａが流れるストローブ線、２はデータ
線３に別のデータが用意されているとぎその別の入力デ
ータか有意状態を示ずス１〜［１−ブ信号２ａが流れる
スＩ−］：１−ブ線、４は下記データレジスタを次に送
られてきたデータで書ぎ変え（受信〉可能４釘状態に覆
るだめのレディ信５〕か流れるレア゛イ線、５は入力デ
ータ３ａを下記クロック信号に応答して一時的に保持す
るデータレジスタである。６は入力データ３ａが無意か
ら有意への変化状態を示ずストローブ信号１ａを一定［
１，′Ｉ間遅らＵ、また、ス１〜ローブ信号１ａが有意
から無意への変化Ｉｈに出力か直ちに無意状態になる遅
延回路である。即ら、この遅延回路６はデータ線３ヘデ
ータを時分割で伝送する指示を行なうための信号線ｉｉ
丁の信号線毎にデータ受信の開始を遅延さＵるＲ延信８
を出力覆るものである。７は遅延回路６の出力が無意か
ら有意への変化時にセラ１〜状態となるとともに上記ス
トローブ信号１日が有意から無意への変化時にリセット
状態になり入力データ３ａの受信状態を示す第１のラッ
チ回路である。即ら、第１のラッチ回路７は遅延回路６
からの遅延信号で直らにセラ１〜されストローブ信号１
ａの受信終了でリセツ１〜される・らのである。
８は遅延回路６の出力が無意から有意への変化時にセラ
１〜状態となる第２のラップ回路、９は第２のラッチ回
路ε３がルツ１〜状態でかつ上記入力ブタ３ａの受信を
可能とするためのレディ信号４ａか有意状態のときタロ
ツク信号を出力しその第２のラップ回路８をリセットす
る第１の論理積回路、１０は第１のラッチ回路７の保持
状態と第２のラッチ回路８の保持状態とが異なるとき、
例えば第１のラッチ回路７かりレツ１へ状態でかつ第２
のラップ回路８がレフ１〜状態であるとぎエラー信号を
出力する第２の論理積回路で必る。１１は第２の論理積
回路１０から出力されるニ「ラー信号１１ａが流れる二
［ラー線、１２は第１の論Ｊ（財へ回路９の出力か有意
のとぎ入力データ３ａをデータレジスタ５ヘセツトする
ためのクロック信号１２ａが流れるタロツク線である。
１〜状態となる第２のラップ回路、９は第２のラッチ回
路ε３がルツ１〜状態でかつ上記入力ブタ３ａの受信を
可能とするためのレディ信号４ａか有意状態のときタロ
ツク信号を出力しその第２のラップ回路８をリセットす
る第１の論理積回路、１０は第１のラッチ回路７の保持
状態と第２のラッチ回路８の保持状態とが異なるとき、
例えば第１のラッチ回路７かりレツ１へ状態でかつ第２
のラップ回路８がレフ１〜状態であるとぎエラー信号を
出力する第２の論理積回路で必る。１１は第２の論理積
回路１０から出力されるニ「ラー信号１１ａが流れる二
［ラー線、１２は第１の論Ｊ（財へ回路９の出力か有意
のとぎ入力データ３ａをデータレジスタ５ヘセツトする
ためのクロック信号１２ａが流れるタロツク線である。
１３は遅延回路６、第１のラッチ回路７、第２のラッチ
回路８、第１の論理積回路９ｄ′３よび第２の論理積回
路１０を備えるタイミング・］ンｌ〜ロール回路である
。１４はストローブ信’Ｑ ２ ａを入力とした別のタ
イミング・］ン１〜ロール回路１３によって生成され、
別の入力データをデ゛−タレジスタ５にセットするだめ
のクロック信号１／ｌａが流れるクロック線である。
回路８、第１の論理積回路９ｄ′３よび第２の論理積回
路１０を備えるタイミング・］ンｌ〜ロール回路である
。１４はストローブ信’Ｑ ２ ａを入力とした別のタ
イミング・］ン１〜ロール回路１３によって生成され、
別の入力データをデ゛−タレジスタ５にセットするだめ
のクロック信号１／ｌａが流れるクロック線である。
次に動作について説明する。初期状態で第１のラップ回
路７と第２のラッチ回路８とはリセット状態である。デ
ータ線３に入力データ３ａを用意しス］〜［ｌ−ブ線１
のストローブ信号１８を無意から有意状態へ変化覆ると
、そのストローブ信号１ａは遅延回路６で一定時間遅れ
た後、第１のラッチ回路７と第２のラッチ回路８とがセ
ット状態になる。レディ線４のレディ信号４ａは、デー
タレジスタ５がデータ書込み可能状態になると有意とな
り、り［１ツク線１２にクロック信号１２ａを出力し、
デ゛−タ線３に用意された入カデ゛−タ３ａをデ゛−タ
レジスタ５へ出込む。それと同時に第２のラップ回路８
はリセツ］・される。スＩ〜［」−ブ線１のスｌ〜ロー
ブ信号１ａか無意状態になると、第１のラッチ回路７は
リセットされる。ストローブ信号 次のデータがデータ線３に用意され、ス１〜［１−ブ線
２のス１〜ローブ信号２ａが有意となる。上記と同様に
り［１ツク線１４のクロック信−ｇ−１４８が出力され
、データレジスタ５には新しいデータがレッ１〜される
。第２のラッチ回路８がセラ１へされている間に第１の
ラッチ回路７がリセットされると、データ線３上の入力
データ３ａをデータレジスタ５へ書込めなかったことを
知らせるための、エラー線１１にエラー信号１１ａを出
力する。以降、スｌ〜ローブ信号１ａとストローブ信号
互に有意状態を繰返し、データレジスタ５へのデータ受
信が行なわれる。
路７と第２のラッチ回路８とはリセット状態である。デ
ータ線３に入力データ３ａを用意しス］〜［ｌ−ブ線１
のストローブ信号１８を無意から有意状態へ変化覆ると
、そのストローブ信号１ａは遅延回路６で一定時間遅れ
た後、第１のラッチ回路７と第２のラッチ回路８とがセ
ット状態になる。レディ線４のレディ信号４ａは、デー
タレジスタ５がデータ書込み可能状態になると有意とな
り、り［１ツク線１２にクロック信号１２ａを出力し、
デ゛−タ線３に用意された入カデ゛−タ３ａをデ゛−タ
レジスタ５へ出込む。それと同時に第２のラップ回路８
はリセツ］・される。スＩ〜［」−ブ線１のスｌ〜ロー
ブ信号１ａか無意状態になると、第１のラッチ回路７は
リセットされる。ストローブ信号 次のデータがデータ線３に用意され、ス１〜［１−ブ線
２のス１〜ローブ信号２ａが有意となる。上記と同様に
り［１ツク線１４のクロック信−ｇ−１４８が出力され
、データレジスタ５には新しいデータがレッ１〜される
。第２のラッチ回路８がセラ１へされている間に第１の
ラッチ回路７がリセットされると、データ線３上の入力
データ３ａをデータレジスタ５へ書込めなかったことを
知らせるための、エラー線１１にエラー信号１１ａを出
力する。以降、スｌ〜ローブ信号１ａとストローブ信号
互に有意状態を繰返し、データレジスタ５へのデータ受
信が行なわれる。
従来のデータ受信制御方式は上述したように構成されて
いるので、一方のストローブ信号を出力中に他方のスト
ローブ信号に対応するデータがブタ線に入り込むと、一
方のストローブ信号により受信しな（プればならないデ
ータをデータレジスタか受は取ることがてぎず、また、
このような場合にエラー信号も出力できないという問題
点があった。この発明は上記のような問題点を解消する
ためになされＩこもので、受信すべき入力データを正し
く取り込み、その入力データの受信が不可能な場合は必
ずエラー信号を出力することにＪ、す、ｈ１ｒ定データ
のみを受信するとともに不確定データの受信を避（Ｊ、
受信データの信頼性の向上を図れるデータ受信制御方式
を寄ることを目的と覆る。
いるので、一方のストローブ信号を出力中に他方のスト
ローブ信号に対応するデータがブタ線に入り込むと、一
方のストローブ信号により受信しな（プればならないデ
ータをデータレジスタか受は取ることがてぎず、また、
このような場合にエラー信号も出力できないという問題
点があった。この発明は上記のような問題点を解消する
ためになされＩこもので、受信すべき入力データを正し
く取り込み、その入力データの受信が不可能な場合は必
ずエラー信号を出力することにＪ、す、ｈ１ｒ定データ
のみを受信するとともに不確定データの受信を避（Ｊ、
受信データの信頼性の向上を図れるデータ受信制御方式
を寄ることを目的と覆る。
この発明に係るデータ受信制御方式は、入カデタを一定
周期でゼッ１〜し、次のセラ１〜１ノイクルまでセラ１
〜した内容を保持するバッファレジスタ１５と、十−記
入カデ゛−夕とバッファレジスタ１５の内容どを比較す
る比較回路１６と、この比較回路１Ｇが比較内容の不一
致を示す不一致信号を出力するとき又はストローブ信号
が無意であるとき第１のラッチ回路７をリセットする論
理和回路１７とを備え、上記比較回路１６で入力データ
の変化を時々刻々と検知し、上記データレジスタ５が現
在受信中のデータを読み込む前に次のデータが視れたと
き第２の論理積回路１０からエラー信号を発生させるこ
とを特徴と覆るものでおる。
周期でゼッ１〜し、次のセラ１〜１ノイクルまでセラ１
〜した内容を保持するバッファレジスタ１５と、十−記
入カデ゛−夕とバッファレジスタ１５の内容どを比較す
る比較回路１６と、この比較回路１Ｇが比較内容の不一
致を示す不一致信号を出力するとき又はストローブ信号
が無意であるとき第１のラッチ回路７をリセットする論
理和回路１７とを備え、上記比較回路１６で入力データ
の変化を時々刻々と検知し、上記データレジスタ５が現
在受信中のデータを読み込む前に次のデータが視れたと
き第２の論理積回路１０からエラー信号を発生させるこ
とを特徴と覆るものでおる。
バッファレジスタ１５は入力データを一定周ＪｔｌＪで
セラｉ〜し次のセット４ノ−イクルまでセットした内容
を保持する。比較回路１６は、入力データとバッファレ
ジスタ１５の内容とを比較し、内容が不一致のとぎ不一
致信号を出力する。論理和回路１７は上記不一致信号を
入力したとぎ又はストローブ信号が無意であるとき第１
のラッチ回路７をリセッ（〜する。第２の論理積回路１
０は、データレジスタ５が現在受信中のデータを読み込
む前に次のデータが現れたとぎエラー信号を発生する。
セラｉ〜し次のセット４ノ−イクルまでセットした内容
を保持する。比較回路１６は、入力データとバッファレ
ジスタ１５の内容とを比較し、内容が不一致のとぎ不一
致信号を出力する。論理和回路１７は上記不一致信号を
入力したとぎ又はストローブ信号が無意であるとき第１
のラッチ回路７をリセッ（〜する。第２の論理積回路１
０は、データレジスタ５が現在受信中のデータを読み込
む前に次のデータが現れたとぎエラー信号を発生する。
したがって、このエラー信号によりデータ受信に誤りが
あったことが検出される。
あったことが検出される。
（発明の実施例〕
第１図はこの発明の一実施例に係るデータ受信制御方式
を採用したデータ受信装置の構成を示す１［１ツク図で
ある。第１図において、第２図に示す構成要素に対応づ
−るものには同一の符号を付し、その説明を省略刃る。
を採用したデータ受信装置の構成を示す１［１ツク図で
ある。第１図において、第２図に示す構成要素に対応づ
−るものには同一の符号を付し、その説明を省略刃る。
第１図において、１５はデータ線３の入力データを一定
周期でセットし次のセットサイクルまでセットした内容
を保持するバッファレジスタ、１６は入力データとバッ
ファレジスタ１５の内容とを比較し、内容が不一致のと
ぎ不一致信号を出力する比較回路、１７は上記不一致信
号を入力したとき又はストローブ線１のストローブ化９
］ａが無意であるとき第１のラッチ回路７をリセットす
る論理和回路である。
周期でセットし次のセットサイクルまでセットした内容
を保持するバッファレジスタ、１６は入力データとバッ
ファレジスタ１５の内容とを比較し、内容が不一致のと
ぎ不一致信号を出力する比較回路、１７は上記不一致信
号を入力したとき又はストローブ線１のストローブ化９
］ａが無意であるとき第１のラッチ回路７をリセットす
る論理和回路である。
次に動作について説明する。全体的な動作は従来技術で
説明したのでここでは省略する。
説明したのでここでは省略する。
データ線３の入力データは一定期間ごとにバッファレジ
スタ１５にセットされる。ストローブ線１のストローブ
信号１ａが有意状態のとき、データ線３への入力データ
３ａに変化があると、比較回路１６では既に入力データ
３ａを保持しているバッファレジスタ１５の内容と入カ
デ゛−夕３ａとが次のデータレツ］・タイミングで比較
され、その比較内容の不一致を生じ、不一致信号を出力
覆る。
スタ１５にセットされる。ストローブ線１のストローブ
信号１ａが有意状態のとき、データ線３への入力データ
３ａに変化があると、比較回路１６では既に入力データ
３ａを保持しているバッファレジスタ１５の内容と入カ
デ゛−夕３ａとが次のデータレツ］・タイミングで比較
され、その比較内容の不一致を生じ、不一致信号を出力
覆る。
この不一致信−９は論理和回路１７を経由して第１のラ
ッチ回路７をリセットする。なお、ストローブ信号１ａ
が無意のとき、即ちデータ受信路ｒ時は第１のラッチ回
路７はリセットされる１、このとき、第２のラッチ回路
８がセット状態であれば第１のラッチ回路７の保持状態
と異なるので、第２の論理積回路１０を介してエラー線
１１にエラ化Ｑ１１ ａが出力される。このエラー信号
１１ａは図示しないエラー表示回路などに与えられデー
タ受信時にエラーが生じたことが報告される。
ッチ回路７をリセットする。なお、ストローブ信号１ａ
が無意のとき、即ちデータ受信路ｒ時は第１のラッチ回
路７はリセットされる１、このとき、第２のラッチ回路
８がセット状態であれば第１のラッチ回路７の保持状態
と異なるので、第２の論理積回路１０を介してエラー線
１１にエラ化Ｑ１１ ａが出力される。このエラー信号
１１ａは図示しないエラー表示回路などに与えられデー
タ受信時にエラーが生じたことが報告される。
このようにストローブ信号１ａが４１意状態であるとぎ
、別のストローブ信号２ａに対応覆る入力データがデー
タ線３に入り込むと、エラー信号１１ａが出力されるの
で、データレジスタ５は不確定なデータ受信を行なうよ
うなことはない。
、別のストローブ信号２ａに対応覆る入力データがデー
タ線３に入り込むと、エラー信号１１ａが出力されるの
で、データレジスタ５は不確定なデータ受信を行なうよ
うなことはない。
以上のように本発明によれば、入力データを一定周期で
セラ１〜し次のセラ１〜サイクルまでセットした内容を
保持するバッファレジスタと、入力ブタとバッファレジ
スタの内容とを比較する比較回路と、この比較回路が不
一致信号を出力するとき又はストローブ信号が無意であ
るとき第１のラッチ回路をリセットする論理和回路とを
設け、比較回路で入力データの変化を時々刻々と検知し
、データレジスタが現在受信中のデータを読み込む前に
次のデータが現れたとぎ第２の論理積回路からエラー信
号を発生さけるようにしたので、入力データの読み込み
が可能になった時点から入力データに変化が生じる前ま
でがデータ読み取り有効期間となり、これにより確定デ
ータのみを受信でき、また、不モイ「定データの受信を
避（プられ、したがって受信データの信頼性が向上する
という効果かえられる。
セラ１〜し次のセラ１〜サイクルまでセットした内容を
保持するバッファレジスタと、入力ブタとバッファレジ
スタの内容とを比較する比較回路と、この比較回路が不
一致信号を出力するとき又はストローブ信号が無意であ
るとき第１のラッチ回路をリセットする論理和回路とを
設け、比較回路で入力データの変化を時々刻々と検知し
、データレジスタが現在受信中のデータを読み込む前に
次のデータが現れたとぎ第２の論理積回路からエラー信
号を発生さけるようにしたので、入力データの読み込み
が可能になった時点から入力データに変化が生じる前ま
でがデータ読み取り有効期間となり、これにより確定デ
ータのみを受信でき、また、不モイ「定データの受信を
避（プられ、したがって受信データの信頼性が向上する
という効果かえられる。
第１図はこの発明の一実施例に係るデータ受信制御方式
を採用したデータ受信装置の構成ブロック図、第２図は
従来のデータ受信制御方式を採用したデータ受信装置の
構成ブロック図である１゜５・・・・・・データレジス
タ、６・・・・・・遅延回路、７・・・・・・第１のラ
ッチ回路、８・・・・・・第２のラップ回路、９・・・
・・・第１の論理積回路、１０・・・・・・第２の論理
積回路、１５・・・・・・バッファレジスタ、１６・・
・・・・比較回路、１７・・・・・・論理和回路。 代理人 大 岩 増 Ｍ（ほか２名〉第１０ 第２０
を採用したデータ受信装置の構成ブロック図、第２図は
従来のデータ受信制御方式を採用したデータ受信装置の
構成ブロック図である１゜５・・・・・・データレジス
タ、６・・・・・・遅延回路、７・・・・・・第１のラ
ッチ回路、８・・・・・・第２のラップ回路、９・・・
・・・第１の論理積回路、１０・・・・・・第２の論理
積回路、１５・・・・・・バッファレジスタ、１６・・
・・・・比較回路、１７・・・・・・論理和回路。 代理人 大 岩 増 Ｍ（ほか２名〉第１０ 第２０
Claims (1)
- 入力データの有意状態を示すストローブ信号を一定時
間遅らせる遅延回路と、この遅延回路の出力が無意から
有意への変化時にセット状態となるとともに上記ストロ
ーブ信号が有意から無意への変化時にリセット状態にな
り上記入力データの受信状態を示す第１のラッチ回路と
、上記遅延回路の出力が無意から有意への変化時にセッ
ト状態となる第２のラッチ回路と、この第２のラッチ回
路がセット状態でかつ上記入力データの受信を可能とす
るためのレディ信号が有意状態のときクロック信号を出
力しその第２のラッチ回路をリセットする第１の論理積
回路と、上記第１のラッチ回路の保持状態と第２のラッ
チ回路の保持状態とが異なるときエラー信号を出力する
第２の論理積回路と、上記入力データを上記クロック信
号に応答して一時的に保持するデータレジスタとを備え
たデータ受信装置において、上記入力データを一定周期
でセットし次のセットサイクルまでセットした内容を保
持するバッファレジスタと、上記入力データと上記バッ
ファレジスタの内容とを比較する比較回路と、この比較
回路が比較内容の不一致を示す不一致信号を出力すると
き又は上記ストローブ信号が無意であるとき上記第１の
ラッチ回路をリセットする論理和回路とを設け、上記比
較回路で入力データの変化を時々刻々と検知し、上記デ
ータレジスタが現在受信中のデータを読み込む前に次の
データが現れたとき上記第２の論理積回路からエラー信
号を発生させることを特徴とするデータ受信制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16621088A JPH0216829A (ja) | 1988-07-04 | 1988-07-04 | データ受信制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16621088A JPH0216829A (ja) | 1988-07-04 | 1988-07-04 | データ受信制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0216829A true JPH0216829A (ja) | 1990-01-19 |
Family
ID=15827141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16621088A Pending JPH0216829A (ja) | 1988-07-04 | 1988-07-04 | データ受信制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0216829A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0468355A2 (en) | 1990-07-27 | 1992-01-29 | Sintokogio Ltd. | Flaskless molding machine |
| US5148851A (en) * | 1990-06-29 | 1992-09-22 | Sintokogio Ltd. | Method of charging sand and molding machine utilizing thereof |
-
1988
- 1988-07-04 JP JP16621088A patent/JPH0216829A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5148851A (en) * | 1990-06-29 | 1992-09-22 | Sintokogio Ltd. | Method of charging sand and molding machine utilizing thereof |
| EP0468355A2 (en) | 1990-07-27 | 1992-01-29 | Sintokogio Ltd. | Flaskless molding machine |
| US5246058A (en) * | 1990-07-27 | 1993-09-21 | Sintokogia Ltd. | Flaskless molding machine |
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