JPH02168779A - 映像表示制御回路 - Google Patents
映像表示制御回路Info
- Publication number
- JPH02168779A JPH02168779A JP63324194A JP32419488A JPH02168779A JP H02168779 A JPH02168779 A JP H02168779A JP 63324194 A JP63324194 A JP 63324194A JP 32419488 A JP32419488 A JP 32419488A JP H02168779 A JPH02168779 A JP H02168779A
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- video
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- 230000015654 memory Effects 0.000 claims abstract description 28
- 238000010586 diagram Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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- Television Signal Processing For Recording (AREA)
- Image Input (AREA)
- Studio Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は映像表示制御回路に関し、特に通常の映像の他
に別の画像を重畳して表示するテレビジョン受信機等の
走査型表示装置用の映像表示制御回路に関する。
に別の画像を重畳して表示するテレビジョン受信機等の
走査型表示装置用の映像表示制御回路に関する。
一般にテレビジョン受信機の画面上に文字や図形なとを
表示させる映像表示制御回路は、表示したい文字や図形
のデータ及びその文字や図形の色、大きさ１表示位置と
いった制御コードが記憶されているキャラクタ−メモリ
（以下、ＣＲＯＭと称す）と、そのＣＲＯＭの番地を指
し示すデータを格納しているビデオメモリ（以下、ＶＲ
ＡＭと称す）と、テレビジョン受信機の水平同期信号（
Ｈ３ＹＮＣ）、垂直同期信号（ＶＳＹＮＣ）から表示し
たい文字や図形の色、大きさ１表示位置の制御信号を作
成するタイミングジェネレータと、その他シフトレジス
タやカウンター等で構成されている。この映像表示制御
回路の動作としては、まず表示したい文字１図形のデー
タや制御コードを前記ＣＲＯＭから読み出すために、Ｖ
ＲＯＭにＣＲＯＭの番地を示すデータを設定する。
表示させる映像表示制御回路は、表示したい文字や図形
のデータ及びその文字や図形の色、大きさ１表示位置と
いった制御コードが記憶されているキャラクタ−メモリ
（以下、ＣＲＯＭと称す）と、そのＣＲＯＭの番地を指
し示すデータを格納しているビデオメモリ（以下、ＶＲ
ＡＭと称す）と、テレビジョン受信機の水平同期信号（
Ｈ３ＹＮＣ）、垂直同期信号（ＶＳＹＮＣ）から表示し
たい文字や図形の色、大きさ１表示位置の制御信号を作
成するタイミングジェネレータと、その他シフトレジス
タやカウンター等で構成されている。この映像表示制御
回路の動作としては、まず表示したい文字１図形のデー
タや制御コードを前記ＣＲＯＭから読み出すために、Ｖ
ＲＯＭにＣＲＯＭの番地を示すデータを設定する。
次に、ＨＳ Ｙ Ｎ Ｃに同期してＶＲＡＭのデータを
読み出し、ＣＲＯＭのアトレスデコータに出力する。こ
のＶ ＲＡ、 Ｍからアドレスデコーターに出力された
番地データの値は表示したい文字及び図形のデータが入
っているアドレスの先頭番地であり、この値が設定され
ると、ＣＲＯＭのアドレスデコーターは１文字または１
図形を現わすデータが入った番地までインクリメントし
、表示データ及び制御コードが読み出される。尚、かか
るＶＲＡＭへのデータの書込みや書き換えは、書き換え
たいＶＲ，ＡＭのデータが読み出された後の水平同期信
号Ｈ８ＹＮＣの立下りで行なえば良い。
読み出し、ＣＲＯＭのアトレスデコータに出力する。こ
のＶ ＲＡ、 Ｍからアドレスデコーターに出力された
番地データの値は表示したい文字及び図形のデータが入
っているアドレスの先頭番地であり、この値が設定され
ると、ＣＲＯＭのアドレスデコーターは１文字または１
図形を現わすデータが入った番地までインクリメントし
、表示データ及び制御コードが読み出される。尚、かか
るＶＲＡＭへのデータの書込みや書き換えは、書き換え
たいＶＲ，ＡＭのデータが読み出された後の水平同期信
号Ｈ８ＹＮＣの立下りで行なえば良い。
しかしながら、ＶＲＡＭはマイクロコンピュータを介し
て制御されているので、Ｈ８ＹＮＣかロウの期間での書
き換えは実際には困難である。何故ならば、マイクロコ
ンピュータで制御している場合には、インストラクショ
ンサイクルが１文字表示するのに必要な時間より早い速
度であったとしても、映像表示制御回路を制御している
間は大量のＶＲＡＭデータを一度に転送しなければなら
ないので、通常動作よりインストラクションサイクルを
見かけ上長くしなければならないからである。すなわち
、インストラクション自体の実行は通常と同じ時間で行
われるが、残りの時間で一度にデータ転送を行なってい
るために、制御中のすべてのインストラクションの実行
は通常動作時の数倍の速度に落ちるのである。
て制御されているので、Ｈ８ＹＮＣかロウの期間での書
き換えは実際には困難である。何故ならば、マイクロコ
ンピュータで制御している場合には、インストラクショ
ンサイクルが１文字表示するのに必要な時間より早い速
度であったとしても、映像表示制御回路を制御している
間は大量のＶＲＡＭデータを一度に転送しなければなら
ないので、通常動作よりインストラクションサイクルを
見かけ上長くしなければならないからである。すなわち
、インストラクション自体の実行は通常と同じ時間で行
われるが、残りの時間で一度にデータ転送を行なってい
るために、制御中のすべてのインストラクションの実行
は通常動作時の数倍の速度に落ちるのである。
従って、水平同期信号Ｈ８ＹＮＣの立下りから次の立上
りの期間内にＶＲＡＭデータを書き換えることは現実的
には不可能であるので、ＶＲＡＭデータの書き換えは現
実には一画面の終了である垂直同期信号ＶＳＹＮＣの立
下りから次のＶＳＹＮＣの立上り（ＮＴＳＣの場合約５
２０μｓ）の間に行われている。
りの期間内にＶＲＡＭデータを書き換えることは現実的
には不可能であるので、ＶＲＡＭデータの書き換えは現
実には一画面の終了である垂直同期信号ＶＳＹＮＣの立
下りから次のＶＳＹＮＣの立上り（ＮＴＳＣの場合約５
２０μｓ）の間に行われている。
上述した従来の映像表示制御回路は、マイクロコンピュ
ータのインストラクションに同期してＶＲＡＭデータを
書き換えているため、一画面の終了すなわちＶＳＹＮＣ
の立下りから次の立上りの間にしか、Ｖ Ｒ，Ａ、 Ｍ
のデータを書き換えることができない。しかるに、マイ
クロコンピュータは映像表示制御回路の制御たけではな
いので、大量のＶＲＡＭデータの書き換えを他の処理と
同時に行うことは速度的に非常に厳しい。従って、ＶＲ
Ａ、 Ｍデータの書き換えが間に合わず、表示がちらつ
いたり、あるいは一フレーム走査する時間分の映像表示
が消えたりするという欠点がある。
ータのインストラクションに同期してＶＲＡＭデータを
書き換えているため、一画面の終了すなわちＶＳＹＮＣ
の立下りから次の立上りの間にしか、Ｖ Ｒ，Ａ、 Ｍ
のデータを書き換えることができない。しかるに、マイ
クロコンピュータは映像表示制御回路の制御たけではな
いので、大量のＶＲＡＭデータの書き換えを他の処理と
同時に行うことは速度的に非常に厳しい。従って、ＶＲ
Ａ、 Ｍデータの書き換えが間に合わず、表示がちらつ
いたり、あるいは一フレーム走査する時間分の映像表示
が消えたりするという欠点がある。
本発明の目的は、かかるＶＲＡＭデータの書き換え制限
をなくし且つ大量なデータの書き換えも容易に行える映
像表示制御回路を提供することにある。
をなくし且つ大量なデータの書き換えも容易に行える映
像表示制御回路を提供することにある。
本発明の映像表示制御回路は、第一の映像の他に第二の
映像を重畳して表示し且つ前記第二の映像の表示制御を
マイクロコンピュータ−を介して行うとともに、前記第
二の映像データを記憶しているキャラクタ−メモリと、
前記キャラクタ−メモリの番地を指し示すデータを格納
しているビデオメモリとを備えた走査型表示装置の映像
表示制御回路において、前記キャラクタ−メモリの番地
データを記憶する第一および第二のビデオメモリと、前
記両ビデオメモリに接続されクロックにより番地を一つ
ずつインクリメントするポインタと、相互に前記両ビデ
オメモリに接続されその番地データを前記キャラクタメ
モリに切り換えて出力する複数個の第一の切り換え回路
と、垂直同期信号により前記第一の切り換え回路を制御
する１ビットカウンタと、前記マイクロコンピュータ−
からの書込み要求により前記ポインタから前記両ビデオ
メモリへのアクセスを制御する第二の切り換え回路とを
含んて構成される。
映像を重畳して表示し且つ前記第二の映像の表示制御を
マイクロコンピュータ−を介して行うとともに、前記第
二の映像データを記憶しているキャラクタ−メモリと、
前記キャラクタ−メモリの番地を指し示すデータを格納
しているビデオメモリとを備えた走査型表示装置の映像
表示制御回路において、前記キャラクタ−メモリの番地
データを記憶する第一および第二のビデオメモリと、前
記両ビデオメモリに接続されクロックにより番地を一つ
ずつインクリメントするポインタと、相互に前記両ビデ
オメモリに接続されその番地データを前記キャラクタメ
モリに切り換えて出力する複数個の第一の切り換え回路
と、垂直同期信号により前記第一の切り換え回路を制御
する１ビットカウンタと、前記マイクロコンピュータ−
からの書込み要求により前記ポインタから前記両ビデオ
メモリへのアクセスを制御する第二の切り換え回路とを
含んて構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す映像表示制御回路のブ
°ロック図である。
°ロック図である。
第１図に示すように、本実施例は第一の映像の他に第二
の映像を重畳して表示する走査型映像表示装置において
、第二の映像の表示制御がマイクロコンピュータを介し
て行われ、しかもこの第二の映像データが記憶されてい
る第一のメモリの番地を指し示すデータが格納されてい
る第二のメモリを有することにあり、特に前記第二のメ
モリをＶＲＡＭＩおよびＶＲＡＭ２を含んで構成したこ
とにある。
の映像を重畳して表示する走査型映像表示装置において
、第二の映像の表示制御がマイクロコンピュータを介し
て行われ、しかもこの第二の映像データが記憶されてい
る第一のメモリの番地を指し示すデータが格納されてい
る第二のメモリを有することにあり、特に前記第二のメ
モリをＶＲＡＭＩおよびＶＲＡＭ２を含んで構成したこ
とにある。
すなわち、本実施例の映像表示制御回路は、ＣＲＯＭ
（図示省略）番地データを記憶する第一のＶ ＲＡ Ｍ
］−および第二のＶＲ，ＡＭ２と、ＶＲ，ＡＭ］、２
に接続されたＶ ＲＡ、 Ｍポインター３と、ＣＲＯＭ
アドレスデコーダ（図示省略）へＶＲＡＭＩ、２のデー
タ１２を出力する複数の切り換え回路４と、垂直同期信
号（ＶＳＹＮＣ）８により切り換え回路４を制御する１
ビットカウンタ５と、マイクロコンピュータからの書込
み要求６等によりＶＲＡＭＩ、２へのアクセスを切り換
える切り換え回路１３とで構成されている。
（図示省略）番地データを記憶する第一のＶ ＲＡ Ｍ
］−および第二のＶＲ，ＡＭ２と、ＶＲ，ＡＭ］、２
に接続されたＶ ＲＡ、 Ｍポインター３と、ＣＲＯＭ
アドレスデコーダ（図示省略）へＶＲＡＭＩ、２のデー
タ１２を出力する複数の切り換え回路４と、垂直同期信
号（ＶＳＹＮＣ）８により切り換え回路４を制御する１
ビットカウンタ５と、マイクロコンピュータからの書込
み要求６等によりＶＲＡＭＩ、２へのアクセスを切り換
える切り換え回路１３とで構成されている。
次に、かかる映像表示制御回路を構成する各構成要素に
ついて詳細に説明する。
ついて詳細に説明する。
まず、ＶＲＡＭＩおよびＶＲＡＭ２共、ＣＲＯＭの番地
を指し示すデータが記憶されている。またＶＲＡＭポイ
ンター３は上述したＶＲＡ、Ｍｌ。
を指し示すデータが記憶されている。またＶＲＡＭポイ
ンター３は上述したＶＲＡ、Ｍｌ。
ＶＲＡＭ２の番地を指し示し、インクリメントクロック
７により番地を１つづつインクリメントする一方、垂直
同期信号ＶＳＹＮＣ８および表示オン信号１４により有
効期間がリセットされる。
７により番地を１つづつインクリメントする一方、垂直
同期信号ＶＳＹＮＣ８および表示オン信号１４により有
効期間がリセットされる。
尚、ＶＲＡＭポインタ３の初期設定はりセラ）・信号１
０によりリセットされる。次に、複数個の切り換え回路
４は１ビットカウンタ５がらの信号でＣＲＯＭアドレス
デコーダに対するＶＲＡＭデータの切り換えを行い、ま
た前述の１ビットカウンター５は垂直同期信号ＶＳＹＮ
Ｃ８の立下りで有効期間かセットおよびリセットされる
。１ヒツ）〜カウンタ５はまた、ＶＲＡＭポインタ３と
同様にリセット信号］Ｏにより初期設定される。
０によりリセットされる。次に、複数個の切り換え回路
４は１ビットカウンタ５がらの信号でＣＲＯＭアドレス
デコーダに対するＶＲＡＭデータの切り換えを行い、ま
た前述の１ビットカウンター５は垂直同期信号ＶＳＹＮ
Ｃ８の立下りで有効期間かセットおよびリセットされる
。１ヒツ）〜カウンタ５はまた、ＶＲＡＭポインタ３と
同様にリセット信号］Ｏにより初期設定される。
方、切り換え回路１３は１ビットカウンタ５からの出力
信号および書き込み要求６等によりＶＲＡＭ１とＶＲＡ
Ｍ２への出力て′あるＶ Ｒ，Ａ Ｍデータの書込み信
号］１の切り換えを行う。
信号および書き込み要求６等によりＶＲＡＭ１とＶＲＡ
Ｍ２への出力て′あるＶ Ｒ，Ａ Ｍデータの書込み信
号］１の切り換えを行う。
以上は各構成要素について説明したが、次に上述した映
像表示制御回路の全体の動作について第１図および第２
図により説明する。
像表示制御回路の全体の動作について第１図および第２
図により説明する。
第２図は第１図に示す映像表示制御回路の各種制御信号
および１ヒツトカウンタ出力の信号波形図である。
および１ヒツトカウンタ出力の信号波形図である。
第１図および第２図に示すように、まずリセット信号１
０によりＶＲＡＭポインター３と１ビットカウンタ５は
リセットされる。従って全選択されているＶ Ｒ，Ａ
Ｍについてみると、ＣＲＯＭアドレスデコーターへ出力
されるのがＶＲＡＭＩのデ＝９ −タであり、一方書き込み可能なＶ ＲＡ、 ＭはＶＲ
ＡＭ２である。しかし実際には表示オン信号１４が出て
いないので、ＶＲＡＭＩ、ＶＲＡＭ２共に書き込み可能
な状態になっている。
０によりＶＲＡＭポインター３と１ビットカウンタ５は
リセットされる。従って全選択されているＶ Ｒ，Ａ
Ｍについてみると、ＣＲＯＭアドレスデコーターへ出力
されるのがＶＲＡＭＩのデ＝９ −タであり、一方書き込み可能なＶ ＲＡ、 ＭはＶＲ
ＡＭ２である。しかし実際には表示オン信号１４が出て
いないので、ＶＲＡＭＩ、ＶＲＡＭ２共に書き込み可能
な状態になっている。
そこで、まずマイクロコンピュータ−から書き込み要求
６を発行し、ＶＲＡＭ１およびＶＲＡＭ２に初めに表示
するＣＲＯＭの番地を示すＶＲＡＭデータをインクリメ
ントクロック７に同期してデータバス１２から取り込む
。次に、表示オン信号１４がアクティブ（ハイ）になる
と、垂直同期信号ＶＳＹＮＣ８の立下りでＶＲＡＭポイ
ンター３はリセットされ、Ｏ番地からＶＲＡＭデータが
読み出されるが、このときＣＲ，０Ｍアドレスデコーダ
へ出力されるＶＲＯＭデータは、ＶＲＡＭ２の出力であ
り、ＶＲＡＭ１が書き込み可能な状態となる。
６を発行し、ＶＲＡＭ１およびＶＲＡＭ２に初めに表示
するＣＲＯＭの番地を示すＶＲＡＭデータをインクリメ
ントクロック７に同期してデータバス１２から取り込む
。次に、表示オン信号１４がアクティブ（ハイ）になる
と、垂直同期信号ＶＳＹＮＣ８の立下りでＶＲＡＭポイ
ンター３はリセットされ、Ｏ番地からＶＲＡＭデータが
読み出されるが、このときＣＲ，０Ｍアドレスデコーダ
へ出力されるＶＲＯＭデータは、ＶＲＡＭ２の出力であ
り、ＶＲＡＭ１が書き込み可能な状態となる。
すなわち、表示を変えない時にはこのままで良いが、す
ぐに表示を変えたい時には、垂直同期信号ＶＳＹＮＣ８
が立下ったと同時にＶＲＡＭＩに対して次の表示データ
及び制御コードを書き込んておく。このとき、もし垂直
同期信号ＶＳＹＮＣ８の立下りから立上りまでの間に書
き込みかできなくても、次の垂直同期信号ＶＳＹＮＣ８
の立下りまでに書き込まれていれば問題はないので、表
示がちらついたり一瞬映像か消えたりすることはない。
ぐに表示を変えたい時には、垂直同期信号ＶＳＹＮＣ８
が立下ったと同時にＶＲＡＭＩに対して次の表示データ
及び制御コードを書き込んておく。このとき、もし垂直
同期信号ＶＳＹＮＣ８の立下りから立上りまでの間に書
き込みかできなくても、次の垂直同期信号ＶＳＹＮＣ８
の立下りまでに書き込まれていれば問題はないので、表
示がちらついたり一瞬映像か消えたりすることはない。
次の垂直同期信号ＶＳＹＮＣ８の立下りで１ビットカウ
ンタ５の出力はロウになり、ＶＲＡＭデータの出力はＶ
ＲＡＭＩに変わり、ＶＲＡＭ２が書き込み可能となる。
ンタ５の出力はロウになり、ＶＲＡＭデータの出力はＶ
ＲＡＭＩに変わり、ＶＲＡＭ２が書き込み可能となる。
ここで、表示を変える必要がない場合には、今ＶＲＡ、
Ｍ］に書き込んだＶＲＡ、 ＭデータをＶＲＡＭ２に対
して書き込んておけは問題はない。
Ｍ］に書き込んだＶＲＡ、 ＭデータをＶＲＡＭ２に対
して書き込んておけは問題はない。
以上、本実施例について説明したが、本発明におけるＶ
ＲＡＭはこのように２つの場合だけでなく、３つ以上の
場合にも前述の実施例と同様にして実現することが可能
である。
ＲＡＭはこのように２つの場合だけでなく、３つ以上の
場合にも前述の実施例と同様にして実現することが可能
である。
以上説明したように、本発明の映像表示制御回路はＣＲ
，ＯＭの番地を指し示すデータを格納するＶＲＡＭを２
つ以上持つことにより、ＶＲＡＭデータの書き換えに対
する制限をなくし、何時でも自由に且つ余裕を持って書
き換えを行うことができ、動画などといった大量のデー
タの書き換えも容易に行うことができるという効果があ
る。
，ＯＭの番地を指し示すデータを格納するＶＲＡＭを２
つ以上持つことにより、ＶＲＡＭデータの書き換えに対
する制限をなくし、何時でも自由に且つ余裕を持って書
き換えを行うことができ、動画などといった大量のデー
タの書き換えも容易に行うことができるという効果があ
る。
第１図は本発明の一実施例を示す映像表示回路のブロッ
ク図、第２図は第１図に示す栄像表示制御回路の各種制
御信号および１ビットカウンタ出力の信号波形図である
。 ］７２・・ビデオメモリ（ＶＲＡＭ）、３・・・ＶＲＡ
Ｍポインタ、４，１３・・・切換え回路、５・・・１ビ
ットカウンタ、６・・・書込み要求、７・・・インクリ
メントクロック、８・・Ｖ Ｓ Ｙ Ｎ Ｃ５９・・・
ＶＲＡＭデータ、１０・・・リセンＩ〜信号、１゜］・
・書込み信号、コ２・・・ＶＲＡＭ出力、１４・・・表
示オン信号。
ク図、第２図は第１図に示す栄像表示制御回路の各種制
御信号および１ビットカウンタ出力の信号波形図である
。 ］７２・・ビデオメモリ（ＶＲＡＭ）、３・・・ＶＲＡ
Ｍポインタ、４，１３・・・切換え回路、５・・・１ビ
ットカウンタ、６・・・書込み要求、７・・・インクリ
メントクロック、８・・Ｖ Ｓ Ｙ Ｎ Ｃ５９・・・
ＶＲＡＭデータ、１０・・・リセンＩ〜信号、１゜］・
・書込み信号、コ２・・・ＶＲＡＭ出力、１４・・・表
示オン信号。
Claims (1)
- 第一の映像の他に第二の映像を重畳して表示し且つ前記
第二の映像の表示制御をマイクロコンピューターを介し
て行うとともに、前記第二の映像データを記憶している
キャラクターメモリと、前記キャラクターメモリの番地
を指し示すデータを格納しているビデオメモリとを備え
た走査型表示装置の映像表示制御回路において、前記キ
ャラクターメモリの番地データを記憶する第一および第
二のビデオメモリと、前記両ビデオメモリに接続されク
ロックにより番地を一つずつインクリメントするポイン
タと、相互に前記両ビデオメモリに接続されその番地デ
ータを前記キャラクタメモリに切り換えて出力する複数
個の第一の切り換え回路と、垂直同期信号により前記第
一の切り換え回路を制御する１ビットカウンタと、前記
マイクロコンピューターからの書込み要求により前記ポ
インタから前記両ビデオメモリへのアクセスを制御する
第二の切り換え回路とを含むことを特徴とする映像表示
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324194A JPH0817461B2 (ja) | 1988-12-21 | 1988-12-21 | 映像表示制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324194A JPH0817461B2 (ja) | 1988-12-21 | 1988-12-21 | 映像表示制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02168779A true JPH02168779A (ja) | 1990-06-28 |
| JPH0817461B2 JPH0817461B2 (ja) | 1996-02-21 |
Family
ID=18163118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63324194A Expired - Lifetime JPH0817461B2 (ja) | 1988-12-21 | 1988-12-21 | 映像表示制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817461B2 (ja) |
-
1988
- 1988-12-21 JP JP63324194A patent/JPH0817461B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0817461B2 (ja) | 1996-02-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080221 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090221 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term |