JPH02170718A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH02170718A JPH02170718A JP63324954A JP32495488A JPH02170718A JP H02170718 A JPH02170718 A JP H02170718A JP 63324954 A JP63324954 A JP 63324954A JP 32495488 A JP32495488 A JP 32495488A JP H02170718 A JPH02170718 A JP H02170718A
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- Japan
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- transistor
- circuit
- output buffer
- signal
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- Dram (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は改良された出力バッファ回路を備えた半導体
メモリ装置に関する。
メモリ装置に関する。
（従来の技術）
半導体メモリには、データをメモリ外部に出力するため
に出力バッファ回路が設けられている。
に出力バッファ回路が設けられている。
第５図は従来の半導体メモリ装置におけるデータ読み出
し系回路の構成を示す回路図である。メモリセルから読
み出されたセルデータＣＬＤはセンスアンプ５１により
データＤ１として検出され、ラッチ回路５２に供給され
る。う・ソチ回路５２のう・ンチデータＤ２は出力バッ
ファ回路５３に供給される。
し系回路の構成を示す回路図である。メモリセルから読
み出されたセルデータＣＬＤはセンスアンプ５１により
データＤ１として検出され、ラッチ回路５２に供給され
る。う・ソチ回路５２のう・ンチデータＤ２は出力バッ
ファ回路５３に供給される。
上記出力バッファ回路５３には、上記ラッチデータＤ２
と制御信号Ｓが供給されるＮＯＲゲート回路５４、上記
ラッチデータＤ２と反転された制御信号Ｓが供給される
ＮＡＮＤゲート回路５５、電源電圧ＶＣＣと出力端子５
６との間にソース、ドレイン間が挿入されゲートに上記
ＮＯＲゲート回路５４の反転信号が供給されるＰチャネ
ルＰ１４ＯＳトランジスタ５７、接地電圧ＶＳＳと出力
端子５６との間にソース、ドレイン間が挿入されゲート
に上記ＮＡＮＤゲート回路５５の反転信号が供給される
ＮチャネルＭＯＳ）ランジスタ５８が設けられている。
と制御信号Ｓが供給されるＮＯＲゲート回路５４、上記
ラッチデータＤ２と反転された制御信号Ｓが供給される
ＮＡＮＤゲート回路５５、電源電圧ＶＣＣと出力端子５
６との間にソース、ドレイン間が挿入されゲートに上記
ＮＯＲゲート回路５４の反転信号が供給されるＰチャネ
ルＰ１４ＯＳトランジスタ５７、接地電圧ＶＳＳと出力
端子５６との間にソース、ドレイン間が挿入されゲート
に上記ＮＡＮＤゲート回路５５の反転信号が供給される
ＮチャネルＭＯＳ）ランジスタ５８が設けられている。
上記制御信号Ｓはチップイネーブル信号ＣＥ。
アウトプットイネーブル信号ＯＥ及びライトイネーブル
信号ＷＥの論理和信号であり、これら各信号が全て“０
”のときにこの信号Ｓが“０“になり、出力バッファ回
路５３は動作可能状態になる。
信号ＷＥの論理和信号であり、これら各信号が全て“０
”のときにこの信号Ｓが“０“になり、出力バッファ回
路５３は動作可能状態になる。
すなわち、信号Ｓが“０”のときにラッチデータＤ２が
“１′になると、ＮＯＲゲート回路５４及びＮＡＮＤゲ
ート回路５５の出力が共に“０″となり、ＰチャネルＭ
ＯＳ）ランジスタ５７がオフし、ＮチャネルＭＯＳトラ
ンジスタ５８がオンする。
“１′になると、ＮＯＲゲート回路５４及びＮＡＮＤゲ
ート回路５５の出力が共に“０″となり、ＰチャネルＭ
ＯＳ）ランジスタ５７がオフし、ＮチャネルＭＯＳトラ
ンジスタ５８がオンする。
このときは、オンしているＮチャネルＭＯＳ）ランジス
タ５８を介して出力端子５６が放電され、“０”のデー
タが出力される。他方、ラッチデータＤ２が“０″にな
ると、ＮＯＲゲート回路５４及びＮＡＮＤゲート回路５
５の出力が共に“１”となり、ＰチャネルＭＯＳ）ラン
ジスタ５７がオン、ＮチャネルＭＯＳ）ランジスタ５８
がオフし、オンしているＰチャネルＭＯＳ）ランジスタ
５７を介して出力端子５６が充電され、“１″のデータ
が出力される。
タ５８を介して出力端子５６が放電され、“０”のデー
タが出力される。他方、ラッチデータＤ２が“０″にな
ると、ＮＯＲゲート回路５４及びＮＡＮＤゲート回路５
５の出力が共に“１”となり、ＰチャネルＭＯＳ）ラン
ジスタ５７がオン、ＮチャネルＭＯＳ）ランジスタ５８
がオフし、オンしているＰチャネルＭＯＳ）ランジスタ
５７を介して出力端子５６が充電され、“１″のデータ
が出力される。
なお、信号ＣＥ、アウトプットイネーブル信号ＯＥ及び
ライトイネーブル信号ＷＥのいずれかが′１＃のときに
は制御信号Ｓも“１″になる。このとき、ＮＯＲゲート
回路５４の出力が４０″ＮＡＮＤゲ一ト回路５５の出力
が“１“となり、Ｐチャネル及びＮチャネルＭＯＳ）ラ
ンジスタ５７．５８が共にオフし、出力バッファ回路５
３はデータの出力動作を行わない。
ライトイネーブル信号ＷＥのいずれかが′１＃のときに
は制御信号Ｓも“１″になる。このとき、ＮＯＲゲート
回路５４の出力が４０″ＮＡＮＤゲ一ト回路５５の出力
が“１“となり、Ｐチャネル及びＮチャネルＭＯＳ）ラ
ンジスタ５７．５８が共にオフし、出力バッファ回路５
３はデータの出力動作を行わない。
ところで、上記従来のメモリ装置において、読み出し時
のアクセス動作の高速化を図るためには出力バッファ回
路５３内のトランジスタ５７．５ｇの素子サイズができ
るだけ大きなものを使用し、出力端子５０の充、放電が
短時間で行なわれるようにする必要がある。しかし、電
Ｆｉ、？ｌｔ圧ＶＣＣもしくは接地電圧ＶＳＳの配線に
はインダクタンス成分が含まれているため、出力端子５
Ｂの充、放電を大きな電流で行うと、出力の立ち上がり
時及び立ち下がり時には第６図（ａ）、（ｂ）の波形図
に示すように電圧ＶＣＣもしくは電圧ＶＳＳには大きな
電圧変動が生じる。この電圧変動はノイズとしてメモリ
内の他の回路に伝わるので、他の回路、特に入力バッフ
ァにおいて入力レベルを誤感知し、誤動作する恐れがあ
る。このため、出力バッファ回路５３内のトランジスタ
５７．５８の電流駆動能力をある程度低下させることに
より、第６図（Ｃ）の波形図に示すように、アクセス速
度をある程度犠牲にして電源ノイズの発生を抑制し、信
頼性の低下を防止するようにしている。
のアクセス動作の高速化を図るためには出力バッファ回
路５３内のトランジスタ５７．５ｇの素子サイズができ
るだけ大きなものを使用し、出力端子５０の充、放電が
短時間で行なわれるようにする必要がある。しかし、電
Ｆｉ、？ｌｔ圧ＶＣＣもしくは接地電圧ＶＳＳの配線に
はインダクタンス成分が含まれているため、出力端子５
Ｂの充、放電を大きな電流で行うと、出力の立ち上がり
時及び立ち下がり時には第６図（ａ）、（ｂ）の波形図
に示すように電圧ＶＣＣもしくは電圧ＶＳＳには大きな
電圧変動が生じる。この電圧変動はノイズとしてメモリ
内の他の回路に伝わるので、他の回路、特に入力バッフ
ァにおいて入力レベルを誤感知し、誤動作する恐れがあ
る。このため、出力バッファ回路５３内のトランジスタ
５７．５８の電流駆動能力をある程度低下させることに
より、第６図（Ｃ）の波形図に示すように、アクセス速
度をある程度犠牲にして電源ノイズの発生を抑制し、信
頼性の低下を防止するようにしている。
（発明が解決しようとする課８）
このように従来の半導体メモリ装置では、読み出し時の
アクセス速度の高速化とノイズによる信頼性の低下防止
とを共に満足させることができないという欠点がある。
アクセス速度の高速化とノイズによる信頼性の低下防止
とを共に満足させることができないという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、読み出し時のアクセス速度の高速化
と、信頼性の低下防止とを共に満足する半導体メモリ装
置を提供することにある。
あり、その目的は、読み出し時のアクセス速度の高速化
と、信頼性の低下防止とを共に満足する半導体メモリ装
置を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明の半導体メモリ装置は、第１の出力用トランジ
スタを備え、メモリセルからの読み出し信号に基づいて
信号出力端子を充、放電する第１の出力バッファ回路と
、上記第１の出力用トランジスタよりも電流駆動能力が
小さく設定された第２の出力用トランジスタを備え、上
記読み出し信号に基づき、上記第１の出力バッファ回路
よりも先に上記信号出力端子を充、放電する第２の出力
バッファ回路とから構成される装 さらにこの発明の半導体メモリ装置は、メモリセルから
の読み出し信号と上記制御信号との論理をとる論理回路
、この論理回路の出力で導通制御される第１の出力用ト
ランジスタを備え、信号出力端子を充、放電する第１の
出力バッファ回路と、上記読み出し信号で導通制御され
、上記第１の出力用トランジスタよりも電流駆動能力が
小さく設定された第２の出力用トランジスタ、このトラ
ンジスタと電源との間に挿入され制御信号で導通制御さ
れるスイッチ用のトランジスタを備え、上記第１の出力
バッファ回路よりも先に上記信号出力端子を充、放電す
る第２の出力バッファ回路とから構成される。
スタを備え、メモリセルからの読み出し信号に基づいて
信号出力端子を充、放電する第１の出力バッファ回路と
、上記第１の出力用トランジスタよりも電流駆動能力が
小さく設定された第２の出力用トランジスタを備え、上
記読み出し信号に基づき、上記第１の出力バッファ回路
よりも先に上記信号出力端子を充、放電する第２の出力
バッファ回路とから構成される装 さらにこの発明の半導体メモリ装置は、メモリセルから
の読み出し信号と上記制御信号との論理をとる論理回路
、この論理回路の出力で導通制御される第１の出力用ト
ランジスタを備え、信号出力端子を充、放電する第１の
出力バッファ回路と、上記読み出し信号で導通制御され
、上記第１の出力用トランジスタよりも電流駆動能力が
小さく設定された第２の出力用トランジスタ、このトラ
ンジスタと電源との間に挿入され制御信号で導通制御さ
れるスイッチ用のトランジスタを備え、上記第１の出力
バッファ回路よりも先に上記信号出力端子を充、放電す
る第２の出力バッファ回路とから構成される。
（作用）
メモリセルからの読み出し信号が供給されると、まず、
第２の出力バッファ回路により、比較的小さな電流駆動
能力でもって信号出力端子が充、放電される。これに遅
れて、第１の出力バッファ回路により、比較的大きな電
流駆動能力でもって信号出力端子が充、放電される。
第２の出力バッファ回路により、比較的小さな電流駆動
能力でもって信号出力端子が充、放電される。これに遅
れて、第１の出力バッファ回路により、比較的大きな電
流駆動能力でもって信号出力端子が充、放電される。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明の一実施例装置におけるデータ読み出
し系回路の構成を示す回路図である。図示しないメモリ
セルから読み出されたセルデータＣＬＤはセンスアンプ
１１によりデータＤ１として検出され、ラッチ回路１２
に供給される。このラッチ回路１２のラッチデータＤ２
は出力バッファ回路１３に供給される。
し系回路の構成を示す回路図である。図示しないメモリ
セルから読み出されたセルデータＣＬＤはセンスアンプ
１１によりデータＤ１として検出され、ラッチ回路１２
に供給される。このラッチ回路１２のラッチデータＤ２
は出力バッファ回路１３に供給される。
上記出力バッファ回路１３には第１の出力バッファ１４
と第２の出力バッファ１５とが設けられており、両出力
バッファの出力端は出力端子１６に共通に接続されてい
る。
と第２の出力バッファ１５とが設けられており、両出力
バッファの出力端は出力端子１６に共通に接続されてい
る。
上記第１の出力バッファ１４には、制御信号Ｓを反転す
るインバータ１７、上記ラッチデータＤ２と上記制御信
号Ｓが供給されるＮＯＲゲート回路１８、上記ラッチデ
ータＤ２と上記インバータ１７の出力が供給されるＮＡ
ＮＤゲート回路１９、上記ＮＯＲゲート回路１Ｂの出力
を反転するインバータ２０、上記ＮＡＮＤゲート回路１
９の出力を反転するインバータ２１．電源電圧ＶＣＣと
出力端子１６との間にソス、ドレイン間が挿入されゲー
トに上記インバータ２０の出力が供給される出力用のＰ
チャネルＭＯ３）ランジスタ２２、接地電圧Ｖｓｓと出
力端子１６との間にソース、ドレイン間が挿入されゲー
トに上記インバータ２１の出力が供給される出力用のＮ
チャネルＭＯＳトランジスタ２３が設けられている。
るインバータ１７、上記ラッチデータＤ２と上記制御信
号Ｓが供給されるＮＯＲゲート回路１８、上記ラッチデ
ータＤ２と上記インバータ１７の出力が供給されるＮＡ
ＮＤゲート回路１９、上記ＮＯＲゲート回路１Ｂの出力
を反転するインバータ２０、上記ＮＡＮＤゲート回路１
９の出力を反転するインバータ２１．電源電圧ＶＣＣと
出力端子１６との間にソス、ドレイン間が挿入されゲー
トに上記インバータ２０の出力が供給される出力用のＰ
チャネルＭＯ３）ランジスタ２２、接地電圧Ｖｓｓと出
力端子１６との間にソース、ドレイン間が挿入されゲー
トに上記インバータ２１の出力が供給される出力用のＮ
チャネルＭＯＳトランジスタ２３が設けられている。
上記第２の出力バッファ１５には、上記制御信号Ｓを反
転するインバータ２４、電源電圧Ｖ。Ｃと出力端子１６
との間にソース、ドレイン間が直列に挿入されゲートに
上記制御信号Ｓ及び上記ラッチデータＤ２のそれぞれが
供給されるスイッチ用のＰチャネルＭＯ３）ランジスタ
２５及び出力用のＰチャネルＭＯ９）ランジスタ２Ｂ、
接地電圧ＶＳＳと出力端子１６との間にソース、ドレイ
ン間が直列に挿入されゲートに上記ラッチデータＤ２及
び上記インバータの出力が供給される出力用のＮチャネ
ルＭＯＳトランジスタ２７及びスイッチ用のＮチャネル
ＭＯＳトランジスタ２Ｂが設けられている。そして、こ
の第２の出力バッファ１５において、少なくともトラン
ジスタ２６は、その素子サイズが第１の出力バッファ１
４内のトランジスタ２２よりも十分に小さく設定され、
電流駆動能力がこのトランジスタ２２よりも小さくされ
ており、かつ少なくとも上記トランジスタ２７は、その
素子サイズが第１の出力バッファ１４内のトランジスタ
２３よりも十分に小さく設定され、電流駆動能力がこの
トランジスタ２３よりも小さくされている。
転するインバータ２４、電源電圧Ｖ。Ｃと出力端子１６
との間にソース、ドレイン間が直列に挿入されゲートに
上記制御信号Ｓ及び上記ラッチデータＤ２のそれぞれが
供給されるスイッチ用のＰチャネルＭＯ３）ランジスタ
２５及び出力用のＰチャネルＭＯ９）ランジスタ２Ｂ、
接地電圧ＶＳＳと出力端子１６との間にソース、ドレイ
ン間が直列に挿入されゲートに上記ラッチデータＤ２及
び上記インバータの出力が供給される出力用のＮチャネ
ルＭＯＳトランジスタ２７及びスイッチ用のＮチャネル
ＭＯＳトランジスタ２Ｂが設けられている。そして、こ
の第２の出力バッファ１５において、少なくともトラン
ジスタ２６は、その素子サイズが第１の出力バッファ１
４内のトランジスタ２２よりも十分に小さく設定され、
電流駆動能力がこのトランジスタ２２よりも小さくされ
ており、かつ少なくとも上記トランジスタ２７は、その
素子サイズが第１の出力バッファ１４内のトランジスタ
２３よりも十分に小さく設定され、電流駆動能力がこの
トランジスタ２３よりも小さくされている。
上記制御信号Ｓは、従来と同様に、チップイネーブル信
号ＣＥ、アウトプットイネーブル信号ＯＥ及びライトイ
ネーブル信号ＷＥの論理和信号であり、これら各信号が
全て“０°のときにこの信号Ｓが“０“になり、出力バ
ッファ回路１３は動作可能状態になる。
号ＣＥ、アウトプットイネーブル信号ＯＥ及びライトイ
ネーブル信号ＷＥの論理和信号であり、これら各信号が
全て“０°のときにこの信号Ｓが“０“になり、出力バ
ッファ回路１３は動作可能状態になる。
次に上記のような構成の回路の動作を説明する。
まず信号Ｓが“０゛のときは出力バッファ回路１３は動
作可能状態になる。すなわち、第１の出力バッファ１４
では、ＮＯＲゲート回路１８及びＮＡＮＤゲート回路１
９の出力がラッチデータＤ２に応じて“１°もしくは“
０”に設定可能な状態になる。
作可能状態になる。すなわち、第１の出力バッファ１４
では、ＮＯＲゲート回路１８及びＮＡＮＤゲート回路１
９の出力がラッチデータＤ２に応じて“１°もしくは“
０”に設定可能な状態になる。
また、第２の出力バッファ１５ては、スイッチ用のＰチ
ャネルＭＯＳ）ランジスタ２５とＮチャネルＭＯＳトラ
ンジスタ２８が共にオンする。
ャネルＭＯＳ）ランジスタ２５とＮチャネルＭＯＳトラ
ンジスタ２８が共にオンする。
この状態でラッチデータＤ２が“１”になると、まず、
第２の出力バッファ１５内のＮチャネルＭＯＳトランジ
スタ２７がオンする。このトランジスタ２７を介して出
力端子１６が放電される。このとき、上記トランジスタ
２７の電流駆動能力は小さくされているので、出力端子
１６の“０″への放電は比較的緩慢に行なわれる。ラッ
チデータＤ２が“１″に変化してから所定時間経過後に
、第１の出力バッファ１４内のＮＯＲゲート回路１８及
びＮＡＮＤゲート回路１９の出力が“０”に変化する。
第２の出力バッファ１５内のＮチャネルＭＯＳトランジ
スタ２７がオンする。このトランジスタ２７を介して出
力端子１６が放電される。このとき、上記トランジスタ
２７の電流駆動能力は小さくされているので、出力端子
１６の“０″への放電は比較的緩慢に行なわれる。ラッ
チデータＤ２が“１″に変化してから所定時間経過後に
、第１の出力バッファ１４内のＮＯＲゲート回路１８及
びＮＡＮＤゲート回路１９の出力が“０”に変化する。
これによって、ＰチャネルＭＯＳ）ランジスタ２２がオ
フ、ＮチャネルＭＯＳ）ランジスタ２３がオンし、オン
したＮチャネルＭＯＳ）ランジスタ２３を介して出力端
子１６が放電される。ここで、上記トランジスタ２３の
電流駆動能力は、第２の出力バッファ１５内のＮチャネ
ルＭＯＳ）ランジスタ２７よりも大きくされているので
、予めトランジスタ２７によって比較的緩慢に行なわれ
ていた出力端子１６の′０”への放電は、このトランジ
スタ２３がオンすることによって急速に行なわれるよう
になる。
フ、ＮチャネルＭＯＳ）ランジスタ２３がオンし、オン
したＮチャネルＭＯＳ）ランジスタ２３を介して出力端
子１６が放電される。ここで、上記トランジスタ２３の
電流駆動能力は、第２の出力バッファ１５内のＮチャネ
ルＭＯＳ）ランジスタ２７よりも大きくされているので
、予めトランジスタ２７によって比較的緩慢に行なわれ
ていた出力端子１６の′０”への放電は、このトランジ
スタ２３がオンすることによって急速に行なわれるよう
になる。
他方、信号Ｓが“Ｏ”のときにラッチデータＤ２が“０
″になると、まず、第２の出力バッファ１５内のＰチャ
ネルＭＯＳトランジスタ２６がオンし、このトランジス
タ２６を介して出力端子１６が充電される。このとき、
上記トランジスタ２６の電流駆動能力は小さくされてい
るので、出力端子１Ｇの“１”への充電は比較的緩慢に
行なわれる。ラッチデータＤ２が“０”に変化してから
所定時間経過後に、第１の出力バッファ１４内のＮＯＲ
ゲート回路１８及びＮＡＮＤゲート回路１９の出力が“
ｌ“に変化する。これによって、ＰチャネルＭＯＳトラ
ンジスタ２２がオン、ＮチャネルＭＯＳ）ランジスタ２
３がオフし、オンしたＰチャネルＭＯＳトランジスタ２
２を介して出力端子１６が充電される。この場合にも、
上記トランジスタ２２の電流駆動能力は、第２の出力バ
ッファ１５内のＰチャネルＭＯＳトランジスタ２Ｂより
も大きくされているので、予めトランジスタ２６によっ
て比較的緩慢に行なわれていた出力端子１６の“１″へ
の充電は、このトランジスタ２２がオンすることによっ
て急速に行なわれるようになる。
″になると、まず、第２の出力バッファ１５内のＰチャ
ネルＭＯＳトランジスタ２６がオンし、このトランジス
タ２６を介して出力端子１６が充電される。このとき、
上記トランジスタ２６の電流駆動能力は小さくされてい
るので、出力端子１Ｇの“１”への充電は比較的緩慢に
行なわれる。ラッチデータＤ２が“０”に変化してから
所定時間経過後に、第１の出力バッファ１４内のＮＯＲ
ゲート回路１８及びＮＡＮＤゲート回路１９の出力が“
ｌ“に変化する。これによって、ＰチャネルＭＯＳトラ
ンジスタ２２がオン、ＮチャネルＭＯＳ）ランジスタ２
３がオフし、オンしたＰチャネルＭＯＳトランジスタ２
２を介して出力端子１６が充電される。この場合にも、
上記トランジスタ２２の電流駆動能力は、第２の出力バ
ッファ１５内のＰチャネルＭＯＳトランジスタ２Ｂより
も大きくされているので、予めトランジスタ２６によっ
て比較的緩慢に行なわれていた出力端子１６の“１″へ
の充電は、このトランジスタ２２がオンすることによっ
て急速に行なわれるようになる。
なお、信号ＣＥ、アウトプットイネーブル信号ＯＥ及び
ライトイネーブル信号ＷＥのいずれかが“１”のときに
は制御信号Ｓも“１ｍになる。このとき、第１の出力バ
ッファ１４内では、ＮＯＲゲート回路１８の出力が“０
” ＮＡＮＤゲート回路１９の出力が“１°となり、Ｐ
チャネル及びＮチャネルＭＯＳトランジスタ２２．２３
が共にオフするため、第１の出力バッファ１４はデータ
の出力動作を行わない。また、第２の出力バッファ１５
内では、ＰチャネルＭＯＳ）ランジスタ２５とＮチャネ
ルＭＯＳ）ランジスタ２８が共にオフするので、第２の
出力バッファ１５もデータの出力動作を行わない。
ライトイネーブル信号ＷＥのいずれかが“１”のときに
は制御信号Ｓも“１ｍになる。このとき、第１の出力バ
ッファ１４内では、ＮＯＲゲート回路１８の出力が“０
” ＮＡＮＤゲート回路１９の出力が“１°となり、Ｐ
チャネル及びＮチャネルＭＯＳトランジスタ２２．２３
が共にオフするため、第１の出力バッファ１４はデータ
の出力動作を行わない。また、第２の出力バッファ１５
内では、ＰチャネルＭＯＳ）ランジスタ２５とＮチャネ
ルＭＯＳ）ランジスタ２８が共にオフするので、第２の
出力バッファ１５もデータの出力動作を行わない。
第２図は上記実施例のメモリ装置において、出力バッフ
ァ回路１３からの出力データが“０″から“１°に変化
するときの出力端子１６における電位変化を従来の場合
と比較して示す波形図である。
ァ回路１３からの出力データが“０″から“１°に変化
するときの出力端子１６における電位変化を従来の場合
と比較して示す波形図である。
上記実施例の場合には、まず、電流駆動能力が小さな第
２の出力バッファ１５が動作することにより出力の充電
が行なわれるため、波形ａに示すように、立ち上がりの
初期の段階では波形の傾きはなだらかなものとなる。こ
のため、出力の立ち上かり時には従来のように電圧ＶＣ
Ｃもしくは電圧ＶＳＳに大きな電圧変動が生じなくなり
、ノイズの発生を防止することができる。そして、出力
の電位がある程度上昇した時点で電流駆動能力が大きな
第１の出力バッファ１４によって出力の充電か開始され
、波形は急速に“１”に上昇する。このため、高速アク
セスも実現することができる。
２の出力バッファ１５が動作することにより出力の充電
が行なわれるため、波形ａに示すように、立ち上がりの
初期の段階では波形の傾きはなだらかなものとなる。こ
のため、出力の立ち上かり時には従来のように電圧ＶＣ
Ｃもしくは電圧ＶＳＳに大きな電圧変動が生じなくなり
、ノイズの発生を防止することができる。そして、出力
の電位がある程度上昇した時点で電流駆動能力が大きな
第１の出力バッファ１４によって出力の充電か開始され
、波形は急速に“１”に上昇する。このため、高速アク
セスも実現することができる。
これに対して波形すは、前記第５図に示す従来装置にお
いて、出力バラフッ回路５３内のＰチャネル及びＮチャ
ネルＭＯＳ）ランジスタ５７．５８の電流駆動能力を十
分に大きく設定した場合のものであり、高速アクセスを
行うために立ち上がりが急速なものとなり、電源の配線
には前記のようなノイズが発生する。さらに波形Ｃは、
前記第５図に示す従来装置において、出力バラフッ回路
５３内のＰチャネル及びＮチャネルＭＯＳトランジスタ
５７．５８の電流駆動能力をノイズの発生を防止するた
めに十分に小さく設定した場合のものであり、立ち上が
りが緩慢なものとなり、高速アクセスを行なわせること
はできない。
いて、出力バラフッ回路５３内のＰチャネル及びＮチャ
ネルＭＯＳ）ランジスタ５７．５８の電流駆動能力を十
分に大きく設定した場合のものであり、高速アクセスを
行うために立ち上がりが急速なものとなり、電源の配線
には前記のようなノイズが発生する。さらに波形Ｃは、
前記第５図に示す従来装置において、出力バラフッ回路
５３内のＰチャネル及びＮチャネルＭＯＳトランジスタ
５７．５８の電流駆動能力をノイズの発生を防止するた
めに十分に小さく設定した場合のものであり、立ち上が
りが緩慢なものとなり、高速アクセスを行なわせること
はできない。
第３図はこの発明の他の実施例による半導体メモリ装置
のデータ読み出し系回路の構成を示す回路図である。こ
の実施例のメモリ装置は、センスアンプから出力バッフ
ァ回路に至る信号経路で相補信号を伝達するように構成
したものである。すなわち、図示しないメモリセルから
読み出されたセルデータＣＬＤはセンスアンプ３１によ
り相補データＤＩ、ＤＩとして検出され、ラッチ回路３
２に供給される。このラッチ回路３２でラッチされた相
補データＤ２．Ｄ２は出力バッファ回路３３に供給され
る。
のデータ読み出し系回路の構成を示す回路図である。こ
の実施例のメモリ装置は、センスアンプから出力バッフ
ァ回路に至る信号経路で相補信号を伝達するように構成
したものである。すなわち、図示しないメモリセルから
読み出されたセルデータＣＬＤはセンスアンプ３１によ
り相補データＤＩ、ＤＩとして検出され、ラッチ回路３
２に供給される。このラッチ回路３２でラッチされた相
補データＤ２．Ｄ２は出力バッファ回路３３に供給され
る。
上記出力バッファ回路３３には第１の出力バッファ３４
と第２の出力バッファ３５とが設けられており、百出力
バッファの出力端は出力端子３６に共通に接続されてい
る。
と第２の出力バッファ３５とが設けられており、百出力
バッファの出力端は出力端子３６に共通に接続されてい
る。
上記第１の出力バッファ３４には、制御信号Ｓを反転す
るインバータ３７、上記ラッチデータＤ２を反転するイ
ンバータ３８、上記インバータ３７の出力とラッチデー
タＤ２が供給されるＮＡＮＤゲート回路３９、上記制御
信号Ｓと上記インバータ３８の出力が供給されるＮＯＲ
ゲート回路４０、電源電圧ＶＣＣと出力端子３６との間
にソース、ドレイン間が挿入されゲートに上記ＮＡＮＤ
ゲート回路３９の出力が供給される出力用のＰチャネル
ＭＯＳトランジスタ４１、接地電圧ＶＳＳと出力端子３
６との間にソース、ドレイン間が挿入されゲートに上記
ＮＯＲゲート回路４０の出力が供給される出力用のＮチ
ャネルＭＯＳ）ランジスタ４２が設けられている。
るインバータ３７、上記ラッチデータＤ２を反転するイ
ンバータ３８、上記インバータ３７の出力とラッチデー
タＤ２が供給されるＮＡＮＤゲート回路３９、上記制御
信号Ｓと上記インバータ３８の出力が供給されるＮＯＲ
ゲート回路４０、電源電圧ＶＣＣと出力端子３６との間
にソース、ドレイン間が挿入されゲートに上記ＮＡＮＤ
ゲート回路３９の出力が供給される出力用のＰチャネル
ＭＯＳトランジスタ４１、接地電圧ＶＳＳと出力端子３
６との間にソース、ドレイン間が挿入されゲートに上記
ＮＯＲゲート回路４０の出力が供給される出力用のＮチ
ャネルＭＯＳ）ランジスタ４２が設けられている。
上記第２の出力バッファ３５には、上記制御信号Ｓを反
転するインバータ４３、電源電圧ＶＣＣと出力端子３６
との間にソース、ドレイン間が直列に挿入されゲートに
上記制御信号Ｓ及び上記センスアンプ３１の一方の出力
データＤ１のそれぞれが供給されるスイッチ用のＰチャ
ネルＭＯＳ）ランジスタ４４及び出力用のＮチャネルＭ
ＯＳトランジスタ４５、接地電圧ＶＳＳと出力端子３Ｂ
との間にソース、ドレイン間が直列に挿入されゲートに
上記センスアンプ３１の他方の出力データＤ１及び上記
インバータ４３の出力が供給される出力用のＮチャネル
ＭＯＳトランジスタ４６及びスイッチ用のＮチャネルＭ
ＯＳトランジスタ４７、上記トランジスタ４４と４５と
の直列接続点と出力端子３Ｇとの間にソース、ドレイン
間が挿入されゲートに上記センスアンプ３１の出力デー
タＤ１が供給される出力用のＰチャネルＭＯＳ）ランジ
スタ４８、上記トランジスタ４７と４６との直列接続点
と出力端子３６との間にソース、ドレイン間が挿入され
ゲートに上記センスアンプ３１の出力データＤ１が供給
される出力用のＰチャネルＭＯＳ）ランジスタ４９が設
、けられている。そして、この第２の出力バッファ３５
において、少なくともトランジスタ４５と４８は、その
素子サイズが第１の出力バッファ３４内のトランジスタ
４１よりも十分に小さく設定され、電流駆動能力がこの
トランジスタ４１よりも小さくされており、かつ少な（
とも上記トランジスタ４６と４９は、その素子サイズが
第１の出力バッファ３４内のトランジスタ４２よりも十
分に小さく設定され、電流駆動能力がこのトランジスタ
４２よりも小さくされている。
転するインバータ４３、電源電圧ＶＣＣと出力端子３６
との間にソース、ドレイン間が直列に挿入されゲートに
上記制御信号Ｓ及び上記センスアンプ３１の一方の出力
データＤ１のそれぞれが供給されるスイッチ用のＰチャ
ネルＭＯＳ）ランジスタ４４及び出力用のＮチャネルＭ
ＯＳトランジスタ４５、接地電圧ＶＳＳと出力端子３Ｂ
との間にソース、ドレイン間が直列に挿入されゲートに
上記センスアンプ３１の他方の出力データＤ１及び上記
インバータ４３の出力が供給される出力用のＮチャネル
ＭＯＳトランジスタ４６及びスイッチ用のＮチャネルＭ
ＯＳトランジスタ４７、上記トランジスタ４４と４５と
の直列接続点と出力端子３Ｇとの間にソース、ドレイン
間が挿入されゲートに上記センスアンプ３１の出力デー
タＤ１が供給される出力用のＰチャネルＭＯＳ）ランジ
スタ４８、上記トランジスタ４７と４６との直列接続点
と出力端子３６との間にソース、ドレイン間が挿入され
ゲートに上記センスアンプ３１の出力データＤ１が供給
される出力用のＰチャネルＭＯＳ）ランジスタ４９が設
、けられている。そして、この第２の出力バッファ３５
において、少なくともトランジスタ４５と４８は、その
素子サイズが第１の出力バッファ３４内のトランジスタ
４１よりも十分に小さく設定され、電流駆動能力がこの
トランジスタ４１よりも小さくされており、かつ少な（
とも上記トランジスタ４６と４９は、その素子サイズが
第１の出力バッファ３４内のトランジスタ４２よりも十
分に小さく設定され、電流駆動能力がこのトランジスタ
４２よりも小さくされている。
また、上記制御信号Ｓは、第１図の実施例の場合と同様
に、チップイネーブル信号ＣＥ、アウトプットイネーブ
ル信号ＯＥ及びライトイネーブル信号ＷＥの論理和信号
であり、これら各信号が全て“０“のときにこの信号Ｓ
が“０“になり、出力バッファ回路３３は動作可能状態
になる。
に、チップイネーブル信号ＣＥ、アウトプットイネーブ
ル信号ＯＥ及びライトイネーブル信号ＷＥの論理和信号
であり、これら各信号が全て“０“のときにこの信号Ｓ
が“０“になり、出力バッファ回路３３は動作可能状態
になる。
このような構成の回路において、信号Ｓが“０“のとき
は出力バッファ回路３３が動作可能状態になる。すなわ
ち、第１の出力バッファ３４では、ＮＡＮＤゲート回路
３９及びＮＯＲゲート回路４０の出力がラッチデータＤ
２．Ｄ２に応じて“１゛もしくは“０“に設定可能な状
態になる。また、第２の出力バッファ３５では、スイッ
チ用のＰチャネルＭＯＳトランジスタ４４とＮチャネル
ＭＯＳトランジスタ４７が共にオンする。
は出力バッファ回路３３が動作可能状態になる。すなわ
ち、第１の出力バッファ３４では、ＮＡＮＤゲート回路
３９及びＮＯＲゲート回路４０の出力がラッチデータＤ
２．Ｄ２に応じて“１゛もしくは“０“に設定可能な状
態になる。また、第２の出力バッファ３５では、スイッ
チ用のＰチャネルＭＯＳトランジスタ４４とＮチャネル
ＭＯＳトランジスタ４７が共にオンする。
この状態で図示しないメモリセルからデータが読み出さ
れ、センスアンプ３１の出力データＤ２゜Ｄ２にわずか
でも電位差が生じると、第２の出力バッファ３５内では
、ＮチャネルＭＯＳトランジスタ４５とＰチャネルＭＯ
３）ランジスタ４８、もしくはＮチャネルＭＯ８）ラン
ジスタ４ＢとＰチャネルＭＯＳトランジスタ４９がそれ
ぞれより強くオンすることになり、出力端子３６が充電
もしくは放電される。このとき、上記各トランジスタ４
５．４ｇ、 ４６゜４９の電流駆動能力は小さくされて
いるので、出力端子３θの“０″への放電、もしくは“
１”への充電は比較的緩慢に行なわれる。次にラッチ回
路３２のラッチデータＤ２．Ｄ２が確定してから所定時
間経過後に、第１の出力バッファ３４内のＮＡＮＤゲー
ト回路３９及びＮＯＲゲート回路４０の出力が確定する
。これにより、Ｐチャネル及びＮチャネルのＭＯＳ）ラ
ンジスタ４１．．４２のいずれか一方がオンし、このオ
ンしたトランジスタを介して出力端子３Ｂが急速に充電
もしくは放電される。
れ、センスアンプ３１の出力データＤ２゜Ｄ２にわずか
でも電位差が生じると、第２の出力バッファ３５内では
、ＮチャネルＭＯＳトランジスタ４５とＰチャネルＭＯ
３）ランジスタ４８、もしくはＮチャネルＭＯ８）ラン
ジスタ４ＢとＰチャネルＭＯＳトランジスタ４９がそれ
ぞれより強くオンすることになり、出力端子３６が充電
もしくは放電される。このとき、上記各トランジスタ４
５．４ｇ、 ４６゜４９の電流駆動能力は小さくされて
いるので、出力端子３θの“０″への放電、もしくは“
１”への充電は比較的緩慢に行なわれる。次にラッチ回
路３２のラッチデータＤ２．Ｄ２が確定してから所定時
間経過後に、第１の出力バッファ３４内のＮＡＮＤゲー
ト回路３９及びＮＯＲゲート回路４０の出力が確定する
。これにより、Ｐチャネル及びＮチャネルのＭＯＳ）ラ
ンジスタ４１．．４２のいずれか一方がオンし、このオ
ンしたトランジスタを介して出力端子３Ｂが急速に充電
もしくは放電される。
この実施例装置の場合にも、出力端子３６からの出力の
立ち上がり及び立ち下がり時には電流駆動能力が小さい
第２の出力バッファ３５で出力が駆動されるので、電源
に急激に大きな電流が流れることによるノイズの発生を
防止することができる。
立ち上がり及び立ち下がり時には電流駆動能力が小さい
第２の出力バッファ３５で出力が駆動されるので、電源
に急激に大きな電流が流れることによるノイズの発生を
防止することができる。
そして、出力がある程度の電位になった時点で電流駆動
能力が大きい第１の出力バッファ３４で出力が駆動され
るので、高速アクモスを実現することができる。
能力が大きい第１の出力バッファ３４で出力が駆動され
るので、高速アクモスを実現することができる。
第４図はこの発明のさらに他の実施例による半導体メモ
リ装置のデータ読み出し系回路の構成を示す回路図であ
る。この実施例のメモリ装置では、上記第３図の実施例
装置において、第２の出力バッファ３５に対する入力と
して前記センスアンプ３１の相補出力ＤＩ、ＤＩの代り
に、これと同じ論理レベルのラッチ回路３２の相補デー
タＤ２．Ｄ２を供給するようにしたものである。このラ
ッチ回路３２のラッチデータＤ２．Ｄ２は、センスアン
プ３１の相補出力Ｄｉ、Ｄ１に比べて電位差が十分に拡
大されているので、第３図の実施例装置の場合と比べて
第２の出力バッファ３５での消費電流を小さくすること
ができる。
リ装置のデータ読み出し系回路の構成を示す回路図であ
る。この実施例のメモリ装置では、上記第３図の実施例
装置において、第２の出力バッファ３５に対する入力と
して前記センスアンプ３１の相補出力ＤＩ、ＤＩの代り
に、これと同じ論理レベルのラッチ回路３２の相補デー
タＤ２．Ｄ２を供給するようにしたものである。このラ
ッチ回路３２のラッチデータＤ２．Ｄ２は、センスアン
プ３１の相補出力Ｄｉ、Ｄ１に比べて電位差が十分に拡
大されているので、第３図の実施例装置の場合と比べて
第２の出力バッファ３５での消費電流を小さくすること
ができる。
［発明の効果］
以上説明したようにこの発明によれば、読み出し時のア
クセス速度の高速化と、信頼性の低下防止とを共に満足
する半導体メモリ装置を提供することができる。
クセス速度の高速化と、信頼性の低下防止とを共に満足
する半導体メモリ装置を提供することができる。
第１図はこの発明の一実施例装置におけるデータ読み出
し系回路の構成を示す回路図、第２図は上記実施例装置
の動作を説明するための波形図、第３図はこの発明の他
の実施例に・よる半導体メモリ装置のデータ読み出し系
回路の構成を示す回路図、第４図はこの発明のさらに他
の実施例による半導体メモリ装置のデータ読み出し系回
路の構成を示す回路図、第５図は従来装置の回路図、第
６図は従来装置を説明するための波形図である。 １１・・・センスアンプ、１２・・・ラッチ回路、１３
・・・出力ハフフッ回路、１４・・・第１の出力バッフ
ァ、１５・・・第２の出力バッファ、１６・・・出力端
子、１７、２０．２１．２４・・・インバータ、１８・
・・ＮＯＲゲート回路、１９・・・ＮＡＮＤゲート回路
、２２．２５．２６・・・ＰチャネルＭＯＳトランジス
タ、２３．２７．２８・・・ＮチャネルＭＯ３）ランジ
スタ。 出願人代理人 弁理士 鈴江武彦
し系回路の構成を示す回路図、第２図は上記実施例装置
の動作を説明するための波形図、第３図はこの発明の他
の実施例に・よる半導体メモリ装置のデータ読み出し系
回路の構成を示す回路図、第４図はこの発明のさらに他
の実施例による半導体メモリ装置のデータ読み出し系回
路の構成を示す回路図、第５図は従来装置の回路図、第
６図は従来装置を説明するための波形図である。 １１・・・センスアンプ、１２・・・ラッチ回路、１３
・・・出力ハフフッ回路、１４・・・第１の出力バッフ
ァ、１５・・・第２の出力バッファ、１６・・・出力端
子、１７、２０．２１．２４・・・インバータ、１８・
・・ＮＯＲゲート回路、１９・・・ＮＡＮＤゲート回路
、２２．２５．２６・・・ＰチャネルＭＯＳトランジス
タ、２３．２７．２８・・・ＮチャネルＭＯ３）ランジ
スタ。 出願人代理人 弁理士 鈴江武彦
Claims (2)
- （１）第１の出力用トランジスタを備え、メモリセルか
らの読み出し信号に基づいて信号出力端子を充、放電す
る第１の出力バッファ回路と、 上記第１の出力用トランジスタよりも電流駆動能力が小
さく設定された第２の出力用トランジスタを備え、上記
読み出し信号に基づき、上記第１の出力バッファ回路よ
りも先に上記信号出力端子を充、放電する第２の出力バ
ッファ回路と を具備したことを特徴とする半導体メモリ装置。 - （２）メモリセルからの読み出し信号と制御信号との論
理をとる論理回路、この論理回路の出力で導通制御され
る第１の出力用トランジスタを備え、信号出力端子を充
、放電する第１の出力バッファ回路と、 上記読み出し信号で導通制御され、上記第１の出力用ト
ランジスタよりも電流駆動能力が小さく設定された第２
の出力用トランジスタ、このトランジスタと電源との間
に挿入され制御信号で導通制御されるスイッチ用のトラ
ンジスタを備え、上記第１の出力バッファ回路よりも先
に上記信号出力端子を充、放電する第２の出力バッファ
回路とを具備したことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324954A JPH02170718A (ja) | 1988-12-23 | 1988-12-23 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324954A JPH02170718A (ja) | 1988-12-23 | 1988-12-23 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02170718A true JPH02170718A (ja) | 1990-07-02 |
Family
ID=18171484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63324954A Pending JPH02170718A (ja) | 1988-12-23 | 1988-12-23 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02170718A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065084A (ja) * | 1992-06-22 | 1994-01-14 | Nec Corp | 半導体メモリ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6118221A (ja) * | 1984-07-04 | 1986-01-27 | Kokusai Denshin Denwa Co Ltd <Kdd> | 位相同期回路 |
| JPS6248806A (ja) * | 1985-08-28 | 1987-03-03 | Nec Corp | 出力回路 |
-
1988
- 1988-12-23 JP JP63324954A patent/JPH02170718A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6118221A (ja) * | 1984-07-04 | 1986-01-27 | Kokusai Denshin Denwa Co Ltd <Kdd> | 位相同期回路 |
| JPS6248806A (ja) * | 1985-08-28 | 1987-03-03 | Nec Corp | 出力回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065084A (ja) * | 1992-06-22 | 1994-01-14 | Nec Corp | 半導体メモリ装置 |
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