JPH065084A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH065084A JPH065084A JP16234092A JP16234092A JPH065084A JP H065084 A JPH065084 A JP H065084A JP 16234092 A JP16234092 A JP 16234092A JP 16234092 A JP16234092 A JP 16234092A JP H065084 A JPH065084 A JP H065084A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000003491 array Methods 0.000 claims abstract description 13
- 230000004913 activation Effects 0.000 claims description 58
- 230000009849 deactivation Effects 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 230000002779 inactivation Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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Abstract
(57)【要約】
【目的】データ入出力ビット構成を切換えても、メモリ
セルアレイ・データ入出力端子間のデータの伝達速度が
変らないようにする。 【構成】メモリセルアレイ２ａ，２ｂを挟んで設けられ
た第１，第２のデータ入力回路１ａ，１ｂのほかに、第
２のデータ入力回路１ｂの近くに第３のデータ入力回路
１ｃを設ける。多ビット構成のときは第１，第２のデー
タ入力回路１ａ，１ｂを使用し、半減ビット構成のとき
は第２，第３のデータ入力回路１ｂ，１ｃを使用する。
セルアレイ・データ入出力端子間のデータの伝達速度が
変らないようにする。 【構成】メモリセルアレイ２ａ，２ｂを挟んで設けられ
た第１，第２のデータ入力回路１ａ，１ｂのほかに、第
２のデータ入力回路１ｂの近くに第３のデータ入力回路
１ｃを設ける。多ビット構成のときは第１，第２のデー
タ入力回路１ａ，１ｂを使用し、半減ビット構成のとき
は第２，第３のデータ入力回路１ｂ，１ｃを使用する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に関
し、特に複数のデータ入出力回路を有し、データ入出力
ビット数を切換えて使用する構成の半導体メモリ装置に
関する。
し、特に複数のデータ入出力回路を有し、データ入出力
ビット数を切換えて使用する構成の半導体メモリ装置に
関する。
【０００２】
【従来の技術】従来、この種の半導体メモリ装置は、一
例として図４に示すように、それぞれの複数のメモリセ
ルを備え供給されたデータの記憶、記憶しているデータ
の読出すを行う第１及び第２のメモリセルアルイ２ａ，
２ｂと、これら第１及び第２のメモリセルアレイとそれ
ぞれ対応して設けられ、対応するメモリセルアレイへの
データの供給及び対応するメモリセルアレイから読出さ
れたデータを伝達する第１及び第２のデータ入出力線３
ａ，３ｂと、第１及び第２のメモリセルアレイ２ａ，２
ｂを挟む第１及び第２の領域にそれぞれ対応して設けら
れた第１及び第２の端子ＴＭ１，ＴＭ２と、端子ＴＭ１
に伝達されたデータをラッチする入力ラッチ回路１１
ａ、この入力ラッチ回路１１ａの出力データ及びデータ
伝達線３のデータの一方を選択するスイッチ回路Ｓ１、
出力端をデータ入出力線３と接続するバッファ回路Ｂ
１、並びに論理ゲートＧ２，Ｇ７を備え活性化制御信号
Φａが活性化レベルのときスイッチ回路Ｓ１の出力デー
タをバッファ回路Ｂ１に伝達し非活性化レベルのときは
バッファ回路Ｂ１の出力端を高インピーダンス状態とす
る論理回路を含んで第１の領域に設けられ活性化制御信
号Φａが活性化レベルのとき活性し端子ＴＭ１に伝達さ
れたデータをデータ入出力線３ａに供給する第１のデー
タ入力回路１ｄと、端子ＴＭ２に伝達されたデータをラ
ッチする入力ラッチ回路１１ｂ、出力端をデータ入出力
線３ｂと接続するバッファ回路Ｂ２、並びに論理ゲート
Ｇ３，Ｇ４を備え活性化制御信号Φｂが活性化レベルの
とき入力ラッチ回路１１ｂの出力データをバッファ回路
Ｂ２に伝達し非活性化レベルのときはバッファ回路Ｂ２
の出力端を高インピーダンス状態とする論理回路を含ん
で第２の領域に設けられ活性化制御信号Φｂが活性化レ
ベルのとき活性化し端子ＴＭ２に伝達されたデータをデ
ータ入出力線３ｂに供給すると共に、入力ラッチ回路１
１ｂの出力データをデータ伝達線６を介してデータ入力
回路１ｄのスイッチ回路Ｓ１へ伝達する第２のデータ入
力回路１ｂとを有する構成となっている。
例として図４に示すように、それぞれの複数のメモリセ
ルを備え供給されたデータの記憶、記憶しているデータ
の読出すを行う第１及び第２のメモリセルアルイ２ａ，
２ｂと、これら第１及び第２のメモリセルアレイとそれ
ぞれ対応して設けられ、対応するメモリセルアレイへの
データの供給及び対応するメモリセルアレイから読出さ
れたデータを伝達する第１及び第２のデータ入出力線３
ａ，３ｂと、第１及び第２のメモリセルアレイ２ａ，２
ｂを挟む第１及び第２の領域にそれぞれ対応して設けら
れた第１及び第２の端子ＴＭ１，ＴＭ２と、端子ＴＭ１
に伝達されたデータをラッチする入力ラッチ回路１１
ａ、この入力ラッチ回路１１ａの出力データ及びデータ
伝達線３のデータの一方を選択するスイッチ回路Ｓ１、
出力端をデータ入出力線３と接続するバッファ回路Ｂ
１、並びに論理ゲートＧ２，Ｇ７を備え活性化制御信号
Φａが活性化レベルのときスイッチ回路Ｓ１の出力デー
タをバッファ回路Ｂ１に伝達し非活性化レベルのときは
バッファ回路Ｂ１の出力端を高インピーダンス状態とす
る論理回路を含んで第１の領域に設けられ活性化制御信
号Φａが活性化レベルのとき活性し端子ＴＭ１に伝達さ
れたデータをデータ入出力線３ａに供給する第１のデー
タ入力回路１ｄと、端子ＴＭ２に伝達されたデータをラ
ッチする入力ラッチ回路１１ｂ、出力端をデータ入出力
線３ｂと接続するバッファ回路Ｂ２、並びに論理ゲート
Ｇ３，Ｇ４を備え活性化制御信号Φｂが活性化レベルの
とき入力ラッチ回路１１ｂの出力データをバッファ回路
Ｂ２に伝達し非活性化レベルのときはバッファ回路Ｂ２
の出力端を高インピーダンス状態とする論理回路を含ん
で第２の領域に設けられ活性化制御信号Φｂが活性化レ
ベルのとき活性化し端子ＴＭ２に伝達されたデータをデ
ータ入出力線３ｂに供給すると共に、入力ラッチ回路１
１ｂの出力データをデータ伝達線６を介してデータ入力
回路１ｄのスイッチ回路Ｓ１へ伝達する第２のデータ入
力回路１ｂとを有する構成となっている。
【０００３】図４には１系統しか示されていないが、デ
ータ入出力ビット数が例えば１８ビット構成の場合は図
４の回路が９系統設けられている。そして、データ入出
力１８ビット構成で使用するときは、スイッチ回路Ｓ１
を入力ラッチ回路１１ａの出力端と接続し、端子ＴＭ
１，ＴＭ２からのデータＤＴ１，ＤＴ２をデータ入力回
路１ｄ，１ｂにより、それぞれ対応するメモリセルアル
イ（２ａ，２ｂ）にデータを供給する。
ータ入出力ビット数が例えば１８ビット構成の場合は図
４の回路が９系統設けられている。そして、データ入出
力１８ビット構成で使用するときは、スイッチ回路Ｓ１
を入力ラッチ回路１１ａの出力端と接続し、端子ＴＭ
１，ＴＭ２からのデータＤＴ１，ＤＴ２をデータ入力回
路１ｄ，１ｂにより、それぞれ対応するメモリセルアル
イ（２ａ，２ｂ）にデータを供給する。
【０００４】また、データ入出力９ビット構成で使用す
るときは、スイッチ回路Ｓ１をデータ伝達線６と接続
し、端子ＴＭ２からのデータＤＴ２を、活性化制御信号
Φａ，Φｂにより選択してメモリセルアレイ２ａ，２ｂ
に供給する。
るときは、スイッチ回路Ｓ１をデータ伝達線６と接続
し、端子ＴＭ２からのデータＤＴ２を、活性化制御信号
Φａ，Φｂにより選択してメモリセルアレイ２ａ，２ｂ
に供給する。
【０００５】
【発明が解決しようとする課題】この従来の半導体メモ
リ装置では、例えばデータ入出力１８ビット構成のとき
は、メモリセルアレイ２ａ，２ｂを挟んで設けられた第
１の端子ＴＭ１及びデータ入力回路１ｄと第２の端子Ｔ
Ｍ２及びデータ入力回路１ｂとにより対応するメモリセ
ルアルイ（２ａ，２ｂ）にデータを供給し、データ入出
力９ビット構成のときは、データ入力回路１ｂの入力ラ
ッチ回路１１ｂの出力データをデータ伝達線６を介して
データ入力回路１ｄのスイッチ回路Ｓ１に伝達してメモ
リセルアレイ２ａに供給する構成となっているので、１
８ビット構成のときは図５（Ａ）に示すように、メモリ
セルアレイ２ａ，２ｂへのデータの伝達速度は変らない
が、９ビット構成のときは、メモリセルアレイ２ａへの
データの伝達は長いデータ伝達線６を介して行なわれる
ため、図５（Ｂ）に示すように、そのデータの伝達速度
が低下するという問題点があった。
リ装置では、例えばデータ入出力１８ビット構成のとき
は、メモリセルアレイ２ａ，２ｂを挟んで設けられた第
１の端子ＴＭ１及びデータ入力回路１ｄと第２の端子Ｔ
Ｍ２及びデータ入力回路１ｂとにより対応するメモリセ
ルアルイ（２ａ，２ｂ）にデータを供給し、データ入出
力９ビット構成のときは、データ入力回路１ｂの入力ラ
ッチ回路１１ｂの出力データをデータ伝達線６を介して
データ入力回路１ｄのスイッチ回路Ｓ１に伝達してメモ
リセルアレイ２ａに供給する構成となっているので、１
８ビット構成のときは図５（Ａ）に示すように、メモリ
セルアレイ２ａ，２ｂへのデータの伝達速度は変らない
が、９ビット構成のときは、メモリセルアレイ２ａへの
データの伝達は長いデータ伝達線６を介して行なわれる
ため、図５（Ｂ）に示すように、そのデータの伝達速度
が低下するという問題点があった。
【０００６】本発明の目的は、データ入出力ビット構成
を切換えてもメモリセルアレイへのデータ伝達速度が変
らない半導体メモリ装置を提供することにある。
を切換えてもメモリセルアレイへのデータ伝達速度が変
らない半導体メモリ装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体メモリ装
置は、それぞれ複数のメモリセルを備え供給されたデー
タの記憶、記憶しているデータの読出しを行う第１及び
第２のメモリセルアレイと、これら第１及び第２のメモ
リセルアレイとそれぞれ対応して設けられ対応するメモ
リセルアレイへのデータの供給及び対応するメモリセル
から読出されたデータを伝達する第１及び第２のデータ
入出力線と、前記第１及び第２のメモリセルアレイを挟
む第１及び第２の領域にそれぞれ対応して設けられた第
１及び第２の端子と、前記第１の領域に設けられ第１の
活性化制御信号が活性化レベルのとき活性し前記第１の
端子に伝達されたデータを前記第１のデータ入出力線に
供給する第１のデータ入力回路と、前記第２の領域に設
けられ第２の活性化制御信号が活性化レベルのとき活性
化し前記第２の端子に伝達されたデータを前記第２のデ
ータ入出力線に供給する第２のデータ入力回路と、前記
第２の領域に設けられ第３の活性化制御信号が活性化レ
ベルのとき活性化し前記第２の端子に伝達されたデータ
を前記第１のデータ入出力線に供給する第３のデータ入
力回路とを有している。
置は、それぞれ複数のメモリセルを備え供給されたデー
タの記憶、記憶しているデータの読出しを行う第１及び
第２のメモリセルアレイと、これら第１及び第２のメモ
リセルアレイとそれぞれ対応して設けられ対応するメモ
リセルアレイへのデータの供給及び対応するメモリセル
から読出されたデータを伝達する第１及び第２のデータ
入出力線と、前記第１及び第２のメモリセルアレイを挟
む第１及び第２の領域にそれぞれ対応して設けられた第
１及び第２の端子と、前記第１の領域に設けられ第１の
活性化制御信号が活性化レベルのとき活性し前記第１の
端子に伝達されたデータを前記第１のデータ入出力線に
供給する第１のデータ入力回路と、前記第２の領域に設
けられ第２の活性化制御信号が活性化レベルのとき活性
化し前記第２の端子に伝達されたデータを前記第２のデ
ータ入出力線に供給する第２のデータ入力回路と、前記
第２の領域に設けられ第３の活性化制御信号が活性化レ
ベルのとき活性化し前記第２の端子に伝達されたデータ
を前記第１のデータ入出力線に供給する第３のデータ入
力回路とを有している。
【０００８】また、第４の活性化制御信号が活性化レベ
ルのとき活性化し第１のデータ入出力線のデータを第２
の端子に伝達する第１のデータ出力回路と、第５の活性
化制御信号が活性化レベルのとき活性化し第２のデータ
入出力線のデータを第２の端子に伝達する第２のデータ
出力回路と、第６の活性化制御信号が活性化レベルのと
き活性化し前記第１のデータ入出力線のデータを前記第
２の端子に伝達する第３のデータ出力回路とを設けて構
成される。
ルのとき活性化し第１のデータ入出力線のデータを第２
の端子に伝達する第１のデータ出力回路と、第５の活性
化制御信号が活性化レベルのとき活性化し第２のデータ
入出力線のデータを第２の端子に伝達する第２のデータ
出力回路と、第６の活性化制御信号が活性化レベルのと
き活性化し前記第１のデータ入出力線のデータを前記第
２の端子に伝達する第３のデータ出力回路とを設けて構
成される。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１０】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１１】この実施例が図４に示された従来の半導体
メモリ装置と相違する点は、第１のデータ入力回路１ａ
を、第１の端子ＴＭ１に伝達されたデータをラッチする
入力ラッチ回路１１ａと、出力端を第１のデータ入出力
線３ａを接続するバッファ回路Ｂ１と、インバータＩＶ
１及び論理ゲートＧ１，Ｇ２から成り第１の活性化制御
信号Φａが活性化レベルのとき入力ラッチ回路１１ａの
出力データをバッファ回路Ｂ１に伝達し非活性化レベル
のときはバッファ回路Ｂ１の出力端を高インピーダンス
状態とする論理回路とを備えた構成とし、出力端を第１
のデータ入出力線３ａと接続するバッファ回路Ｂ３と、
インバータＩＶ２及び論理ゲートＧ５，Ｇ６から成り第
３の活性化制御信号Φｃが活性化レベルのとき第２のデ
ータ入力回路１ｂの入力ラッチ回路１１ｂの出力データ
をこのバッファ回路Ｂ３に伝達し非活性化レベルのとき
はこオバッファ回路Ｂ３の出力端を高インピーダンス状
態とする論理回路とを備えて構成された第３のデータ入
力回路１ｃを第１の領域中のデータ入力回路１ｂの近く
に設けた点にある。
メモリ装置と相違する点は、第１のデータ入力回路１ａ
を、第１の端子ＴＭ１に伝達されたデータをラッチする
入力ラッチ回路１１ａと、出力端を第１のデータ入出力
線３ａを接続するバッファ回路Ｂ１と、インバータＩＶ
１及び論理ゲートＧ１，Ｇ２から成り第１の活性化制御
信号Φａが活性化レベルのとき入力ラッチ回路１１ａの
出力データをバッファ回路Ｂ１に伝達し非活性化レベル
のときはバッファ回路Ｂ１の出力端を高インピーダンス
状態とする論理回路とを備えた構成とし、出力端を第１
のデータ入出力線３ａと接続するバッファ回路Ｂ３と、
インバータＩＶ２及び論理ゲートＧ５，Ｇ６から成り第
３の活性化制御信号Φｃが活性化レベルのとき第２のデ
ータ入力回路１ｂの入力ラッチ回路１１ｂの出力データ
をこのバッファ回路Ｂ３に伝達し非活性化レベルのとき
はこオバッファ回路Ｂ３の出力端を高インピーダンス状
態とする論理回路とを備えて構成された第３のデータ入
力回路１ｃを第１の領域中のデータ入力回路１ｂの近く
に設けた点にある。
【００１２】次にこの実施例の動作について説明する。
【００１３】まず、データ入出力１８ビット構成の場合
について説明する。
について説明する。
【００１４】この実施例においてこの回路が非活性化状
態にあるときは活性化制御信号Φａ，Φｃは“０”レベ
ル、Φｂは１レベルであるものとする。データ入力回路
１ａにおいて、活性化制御信号Φａが“１”レベルにな
ることによって論理ゲートＧ１，Ｇ２はイネーブル状態
となり、入力ラッチ回路１１ａにラッチされたデータは
バッファ回路Ｂ１を介してデータ入出力線３ａに伝達さ
れる。このとき入力ラッチ回路１１ｂからのデータはデ
ータ入力回路１ｃにも送られるが、活性化制御信号Φｃ
が“０”レベルのままである為、データ入力回路１ｃの
バッファ回路Ｂの出力端は高インピーダンス状態とな
り、データの衝突は起こらない。
態にあるときは活性化制御信号Φａ，Φｃは“０”レベ
ル、Φｂは１レベルであるものとする。データ入力回路
１ａにおいて、活性化制御信号Φａが“１”レベルにな
ることによって論理ゲートＧ１，Ｇ２はイネーブル状態
となり、入力ラッチ回路１１ａにラッチされたデータは
バッファ回路Ｂ１を介してデータ入出力線３ａに伝達さ
れる。このとき入力ラッチ回路１１ｂからのデータはデ
ータ入力回路１ｃにも送られるが、活性化制御信号Φｃ
が“０”レベルのままである為、データ入力回路１ｃの
バッファ回路Ｂの出力端は高インピーダンス状態とな
り、データの衝突は起こらない。
【００１５】次に９ビット構成の場合について説明す
る。
る。
【００１６】データ入力回路１ｂにおいて入力ラッチ回
路１１ｂにラッチされたデータは論理ゲートＧ３，Ｇ４
に送られる。また同時にデータ入力回路１ｃ内の論理ゲ
ートＧ５，Ｇ６にも送られる。ここでこのデータをメモ
リセルアレイ２ａに書き込むかメモリセルアレイ２ｂに
書き込むかを活性化制御信号Φｂ，Φｃによって選択す
る。もしメモリセルアレイ２ｂ側に書き込むものとすれ
ば活性化制御信号Φｂ，Φｃをともに“０”レベルと
し、逆に、メモリセルアレイ２ａ側であれば活性化制御
信号Φｂ，Φｃを共に“１”レベルとする。このとき、
活性化制御信号Φａは“０”レベルのままであるので、
データ入力回路１ａの出力端は高インピーダンス状態で
あり、データ入力回路１ｃからのデータとの衝突は起こ
らない。
路１１ｂにラッチされたデータは論理ゲートＧ３，Ｇ４
に送られる。また同時にデータ入力回路１ｃ内の論理ゲ
ートＧ５，Ｇ６にも送られる。ここでこのデータをメモ
リセルアレイ２ａに書き込むかメモリセルアレイ２ｂに
書き込むかを活性化制御信号Φｂ，Φｃによって選択す
る。もしメモリセルアレイ２ｂ側に書き込むものとすれ
ば活性化制御信号Φｂ，Φｃをともに“０”レベルと
し、逆に、メモリセルアレイ２ａ側であれば活性化制御
信号Φｂ，Φｃを共に“１”レベルとする。このとき、
活性化制御信号Φａは“０”レベルのままであるので、
データ入力回路１ａの出力端は高インピーダンス状態で
あり、データ入力回路１ｃからのデータとの衝突は起こ
らない。
【００１７】１８ビット構成の場合の各部信号の波形を
図２（Ａ）に、９ビット構成の場合の各部信号の波形を
図２（Ｂ）に示す。
図２（Ａ）に、９ビット構成の場合の各部信号の波形を
図２（Ｂ）に示す。
【００１８】このように、データ入出力線３ａに体する
データの伝達速度は、従来のように長いデータ伝達線６
を介して行うことはないので、データ入力回路１ａ，１
ｃ何れから伝達しても変らない。
データの伝達速度は、従来のように長いデータ伝達線６
を介して行うことはないので、データ入力回路１ａ，１
ｃ何れから伝達しても変らない。
【００１９】図３は本発明の第２の実施例を示すブロッ
ク図である。
ク図である。
【００２０】この実施例は、データ出力回路１ａ〜１ｃ
のほかに、データ入出力ビット構成が切換えられるデー
タ出力回路を設けたものである。
のほかに、データ入出力ビット構成が切換えられるデー
タ出力回路を設けたものである。
【００２１】この実施例は、第４の活性化制御信号ΦＡ
が活性化レベルのとき活性化し第１のデータ入出力線３
ａのデータを第１の端子ＴＭ１に伝達する第１のデータ
入出力回路のデータ増幅器４ａ及び出力回路５ａと、第
５の活性化制御信号ΦＢが活性化レベルのとき活性化し
第２のデータ入出力線３ｂのデータを第２の端子ＴＭ２
に伝達する第２のデータ出力回路のデータ増幅器４ｂ及
び出力回路５と、第６の活性化制御信号ΦＣが活性化レ
ベルのとき活性化し第１のデータ入出力線３ａのデータ
を第２の端子ＴＭ２に伝達する第３のデータ出力回路の
データ増幅器４ｃ（出力回路５は共用）とを設けた構成
となっている。 次にこの実施例の動作について説明す
る。この実施例において、入力系の動作は第１の実施例
と同様であるので、出力系の動作についてのみ説明す
る。
が活性化レベルのとき活性化し第１のデータ入出力線３
ａのデータを第１の端子ＴＭ１に伝達する第１のデータ
入出力回路のデータ増幅器４ａ及び出力回路５ａと、第
５の活性化制御信号ΦＢが活性化レベルのとき活性化し
第２のデータ入出力線３ｂのデータを第２の端子ＴＭ２
に伝達する第２のデータ出力回路のデータ増幅器４ｂ及
び出力回路５と、第６の活性化制御信号ΦＣが活性化レ
ベルのとき活性化し第１のデータ入出力線３ａのデータ
を第２の端子ＴＭ２に伝達する第３のデータ出力回路の
データ増幅器４ｃ（出力回路５は共用）とを設けた構成
となっている。 次にこの実施例の動作について説明す
る。この実施例において、入力系の動作は第１の実施例
と同様であるので、出力系の動作についてのみ説明す
る。
【００２２】始めに、データ入出力１８ビット構成の場
合の読み出し動作について説明する。メモリセルアレイ
２ａからデータ入出力線３ａに送られたデータはデータ
増幅器４ａに送られる。ここで活性化制御信号ΦＡによ
りデータ増幅器は活性状態となり、増幅されたデータが
出力回路５ａを通して、端子ＴＭ１に出力される。同様
にメモリセルアレイ２ｂからデータ入出力線３ｂに送ら
れたデータはデータ増幅器４ｂに送られ、活性化制御信
号ΦＢによって活性化されたデータ増幅器４ｂにより増
幅され、出力回路５を通して端子ＴＭ２に出力される。
このときデータ増幅器４ｃは活性化制御信号ΦＣより非
活性状態のままである。
合の読み出し動作について説明する。メモリセルアレイ
２ａからデータ入出力線３ａに送られたデータはデータ
増幅器４ａに送られる。ここで活性化制御信号ΦＡによ
りデータ増幅器は活性状態となり、増幅されたデータが
出力回路５ａを通して、端子ＴＭ１に出力される。同様
にメモリセルアレイ２ｂからデータ入出力線３ｂに送ら
れたデータはデータ増幅器４ｂに送られ、活性化制御信
号ΦＢによって活性化されたデータ増幅器４ｂにより増
幅され、出力回路５を通して端子ＴＭ２に出力される。
このときデータ増幅器４ｃは活性化制御信号ΦＣより非
活性状態のままである。
【００２３】次に、９ビット構成の場合の読み出し動作
について説明する。９ビット構成の場合には、メモリセ
ルアレイ２ａ，２ｂのうちの一方が選択されそのデータ
が読出される。もしメモリセルアレイ２ａのデータが読
出されデータ入出力線３ａに送られた場合には、活性化
制御信号Φｃによりデータ増幅器４ｃが活性化されるこ
とになり、増幅されたデータは出力回路５を通して端子
ＴＭ２に出力される。一方、メモリセルアレイ２ｂのデ
ータがデータ入出力線３ｂに送られた場合には、活性化
制御信号ΦＢによりデータ増幅器４ｂが活性化され、同
様に出力回路５を介して端子ＴＭ２から出力される。こ
のときデータ増幅器４ａは活性化制御信号ΦＡにより非
活性状態のままである。以上の様に、１８ビット構成の
ときと９ビット構成のときとでデータ増幅器４ａ，４ｃ
を使い分けるようにする。
について説明する。９ビット構成の場合には、メモリセ
ルアレイ２ａ，２ｂのうちの一方が選択されそのデータ
が読出される。もしメモリセルアレイ２ａのデータが読
出されデータ入出力線３ａに送られた場合には、活性化
制御信号Φｃによりデータ増幅器４ｃが活性化されるこ
とになり、増幅されたデータは出力回路５を通して端子
ＴＭ２に出力される。一方、メモリセルアレイ２ｂのデ
ータがデータ入出力線３ｂに送られた場合には、活性化
制御信号ΦＢによりデータ増幅器４ｂが活性化され、同
様に出力回路５を介して端子ＴＭ２から出力される。こ
のときデータ増幅器４ａは活性化制御信号ΦＡにより非
活性状態のままである。以上の様に、１８ビット構成の
ときと９ビット構成のときとでデータ増幅器４ａ，４ｃ
を使い分けるようにする。
【００２４】この出力系においても、入力系と同様の効
果がある。
果がある。
【００２５】
【発明の効果】以上説明したように本発明は、第１及び
第２のメモリセルアレイを挟んで設けられた第１及び第
２のデータ入出力回路，入出力端子のほかに、第２のデ
ータ入力回路の近くに第３のデータ入出力回路を設け、
多ビットのデータ入出力構成のときは第１及び第２のデ
ーダ入出力回路，入出力端子を使用し、少数ビット（多
ビットの１／２のビット）のデータ入出力構成のときは
第２及び第３のデータ入出力回路並びに第２の入出力端
子を使用してデータの入出力を行う構成とすることによ
り、従来例のようにデータ入出力ビット構成の切換えの
ために第２の入出力端子と第１のデータ入出力回路との
間にデータ伝達線を設けなくて済むので、このデータ伝
達線によるデータの伝達速度の低下がなくなり、データ
入出力ビット構成を切換えてもデータ伝達速度を一定に
保つことができる効果がある。
第２のメモリセルアレイを挟んで設けられた第１及び第
２のデータ入出力回路，入出力端子のほかに、第２のデ
ータ入力回路の近くに第３のデータ入出力回路を設け、
多ビットのデータ入出力構成のときは第１及び第２のデ
ーダ入出力回路，入出力端子を使用し、少数ビット（多
ビットの１／２のビット）のデータ入出力構成のときは
第２及び第３のデータ入出力回路並びに第２の入出力端
子を使用してデータの入出力を行う構成とすることによ
り、従来例のようにデータ入出力ビット構成の切換えの
ために第２の入出力端子と第１のデータ入出力回路との
間にデータ伝達線を設けなくて済むので、このデータ伝
達線によるデータの伝達速度の低下がなくなり、データ
入出力ビット構成を切換えてもデータ伝達速度を一定に
保つことができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の動作及び効果を説明す
るための各部信号の波形図である。
るための各部信号の波形図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】従来の半導体メモリ装置の一例を示す回路図で
ある。
ある。
【図５】図４に示された半導体メモリ装置の課題を説明
するための各部信号の波形図である。
するための各部信号の波形図である。
１ａ〜１ｃ データ入力回路 ２ａ，２ｂ メモリセルアレイ ３ａ，３ｂ データ入出力線 ４ａ〜４ｃ データ増幅器 ５，５ａ 出力回路 １１ａ，１１ｂ 入力ラッチ回路 Ｂ１〜Ｂ３ バッファ回路 Ｇ１〜Ｇ７ 論理ゲート ＩＶ１，ＩＶ２ インバータ Ｓ１ スイッチ回路 ＴＭ１，ＴＭ２ 端子
Claims (3)
- 【請求項１】 それぞれ複数のメモリセルを備え供給さ
れたデータの記憶、記憶しているデータの読出しを行う
第１及び第２のメモリセルアレイと、これら第１及び第
２のメモリセルアレイとそれぞれ対応して設けられ対応
するメモリセルアレイへのデータの供給及び対応するメ
モリセルから読出されたデータを伝達する第１及び第２
のデータ入出力線と、前記第１及び第２のメモリセルア
レイを挟む第１及び第２の領域にそれぞれ対応して設け
られた第１及び第２の端子と、前記第１の領域に設けら
れ第１の活性化制御信号が活性化レベルのとき活性し前
記第１の端子に伝達されたデータを前記第１のデータ入
出力線に供給する第１のデータ入力回路と、前記第２の
領域に設けられ第２の活性化制御信号が活性化レベルの
とき活性化し前記第２の端子に伝達されたデータを前記
第２のデータ入出力線に供給する第２のデータ入力回路
と、前記第２の領域に設けられ第３の活性化制御信号が
活性化レベルのとき活性化し前記第２の端子に伝達され
たデータを前記第１のデータ入出力線に供給する第３の
データ入力回路とを有することを特徴とする半導体メモ
リ装置。 - 【請求項２】 第１及び第２のデータ入力回路がそれぞ
れ、対応する端子に伝達されたデータをラッチするラッ
チ回路と、出力端を対応するデータ入出力線と接続する
バッファ回路と、対応する活性化制御信号が活性化レベ
ルのとき前記ラッチ回路の出力データを前記バッファ回
路に伝達し非活性化レベルのときは前記バッファ回路の
出力端を高インピーダンス状態とする論理回路とを備え
て構成され、第３のデータ入力回路が、出力端を前記第
１のデータ入出力線と接続するバッファ回路と、第３の
活性化制御信号が活性化レベルのとき前記第２のデータ
入力回路のラッチ回路の出力データをこのバッファ回路
に伝達し非活性化レベルのときはこのバッファ回路の出
力端を高インピーダンス状態とする論理回路とを備え構
成された請求項１記載の半導体メモリ装置。 - 【請求項３】 第４の活性化制御信号が活性化レベルの
とき活性化し第１のデータ入出力線のデータを第２の端
子に伝達する第１のデータ出力回路と、第５の活性化制
御信号が活性化レベルのとき活性化し第２のデータ入出
力線のデータを第２の端子に伝達する第２のデータ出力
回路と、第６の活性化制御信号が活性化レベルのとき活
性化し前記第１のデータ入出力線のデータを前記第２の
端子に伝達する第３のデータ出力回路とを設けた請求項
１記載の半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16234092A JPH065084A (ja) | 1992-06-22 | 1992-06-22 | 半導体メモリ装置 |
| US08/079,547 US5323356A (en) | 1992-06-22 | 1993-06-22 | Semiconductor memory device for storing n-bit data and 2n-bit data without time delay in data propagation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16234092A JPH065084A (ja) | 1992-06-22 | 1992-06-22 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065084A true JPH065084A (ja) | 1994-01-14 |
Family
ID=15752699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16234092A Pending JPH065084A (ja) | 1992-06-22 | 1992-06-22 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5323356A (ja) |
| JP (1) | JPH065084A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5373467A (en) * | 1993-11-10 | 1994-12-13 | Silicon Storage Technology, Inc. | Solid state memory device capable of providing data signals on 2N data lines or N data lines |
| BE1009563A6 (fr) * | 1995-09-04 | 1997-05-06 | Lion Sa Fonderies | Bruleur a gaz du type dit "a flammes vivantes". |
| FR2779542B1 (fr) * | 1998-06-05 | 2000-08-04 | Sgs Thomson Microelectronics | Circuit integre comportant au moins deux memoires |
| US9246722B2 (en) * | 2012-03-20 | 2016-01-26 | Intel Deutschland Gmbh | Device for providing a differential output signal and method for providing a differential output signal |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63293787A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02170718A (ja) * | 1988-12-23 | 1990-07-02 | Toshiba Corp | 半導体メモリ装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5170374A (en) * | 1981-05-13 | 1992-12-08 | Hitachi, Ltd. | Semiconductor memory |
-
1992
- 1992-06-22 JP JP16234092A patent/JPH065084A/ja active Pending
-
1993
- 1993-06-22 US US08/079,547 patent/US5323356A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63293787A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02170718A (ja) * | 1988-12-23 | 1990-07-02 | Toshiba Corp | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5323356A (en) | 1994-06-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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