JPH02170747A - 広帯域デジタル交換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタル交換装置に関し、特にＡＴＭ（Ａｓｙ
ｎｃｈｒｏｎｏｕｓ　Ｔｒａｎｓｆｅｒ　Ｍｏｄｅ）を
使用する広帯域デジタル交換装置におけるセルの廃棄率
の向上に関するものである。

〔従来の技術〕

従来のこの種のＡＴＭ交換機の技術は、例えば「日経エ
レクトロニクスＪ　１９８８年１月１１日号（Ｎｏ、４
３８）の１２８〜１３７ページに記載されている。

この文献に記載されたＡＴＶ交換機では、デジタル情報
の交換接続のためのスイッチ素子網として２×２の単位
スイッチを規則的に並べたバンヤン網が用いられている
。これら各単位スイッチは各セルに記憶された宛先アド
レスに従って各スイッチ自身の接続状態が切り換えられ
、バンヤン網の各入力チャネルに入力されたセルは所定
の出力チャネルに出力されるものとなっている。また、
各単位スイッチの２入力端子に入力されたセルどうしが
宛先アドレスが同じために衝突した場合には、一方のセ
ルは記憶されたアドレスに従って単位スイッチの所定の
出力端子に優先的に出力されるが、もう一方のセルは宛
先アドレスに従った本来の出力端子とは異なる出力端子
に出力され、宛先アドレスと異なるバンヤン網の出力端
子に到達することとなる。

〔発明が解決しようとする課題〕

このように、上記従来のＡＴＭ交換装置におけるスイッ
チ素子網においては、セルが衝突してその伝達経路が優
先されなかった方のセル（以下、優先されたセルは勝っ
たセル、優先されなかったセルは負けたセルと称する）
は、セルに記憶された宛先アドレスに従う所定の出力端
子に出力されなくなる。つまり、−度負けたセルはバン
ヤン網の内部では全く無効なセルとなってしまうが、各
単位スイッチにおいては宛先アドレスの１ビツトのみを
見てそのスイッチ自身の接続状態が決定される。このた
め、−度負けたセルが次段の単位スイッチにおいてそれ
まで勝ち続けてきた有効なセルと衝突し、有効なセルに
勝つ可能性を有する。

この結果、バンヤン網の内部の無効なセルが有効なセル
の伝達経路を妨害し、ＡＴＭ交換装置におけるセルの廃
棄率を高めてしまうという課題を有していた。

〔課題を解決するための手段〕

本発明はこのような課題を解消するためになされたもの
で、セルの情報フィールドに有効な情報が記憶されてい
るか否かを示す空塞識別ビットをセルのヘッダに設け、
各２×２単位スイッチは、セルのヘッダに記憶された宛
先アドレスおよび空塞識別ビットに基づいてスイッチ自
身の接続状態を決定するように構成したものである。

〔作用〕

有効な情報を持つセルどうしが衝突した場合には、優先
性の高いセルは記憶された宛先アドレスに従い所定の出
力端子に出力され、優先性の低いセルはそのヘッダに記
憶された空塞識別ビットが有効な情報を持たない状態に
書き替えられ、所定の出力端子とは異なる側の端子へ送
出される。

〔実施例〕

次に本発明について図面を参照して以下に詳述する。

第５図は本発明の一実施例において情報伝達の一単位パ
ケットとされるセルのフォーマットを表す図である。

同図において、セルは大きく分けて固定長のヘッダＨと
、固定長の情報フィールドＤとから構成される。ヘッダ
Ｈは２バイトで構成され、１ビツトの空塞識別ビット！
、セルの伝達されるべき宛先を表す３ビツトのアドレス
ＡＤ、誤り検出用の制御データ等が書き込まれる予備部
ＳＢから成り、伝送される時間的順序に従って空塞識別
ビットＩが先頭に位置され、以下上述した順に並べられ
ている。また、情報フィールドＤは９８バイトで構成さ
れ、２進数で表現された伝達すべきデジタル情報が記憶
されるものである。そして、この情報フィールドＤに有
効な情報が記憶されている場合にはヘッダＨの空塞識別
ビット■は「１」に設定され、また、情報フィールドＤ
に有効な情報が記憶されていない場合はこの空塞識別ビ
ットは「０」に設定されるものとなっている。

第４図は本発明の一実施例が適用されるデジタル交換装
置のスイッチ網である８×８交換スイツチを表すブロッ
ク図である。

同図において、８（２３）個の入力チャネル１〜８およ
び８個の出力チャネル９〜１６を存する８×８交換スイ
ツチ１７は、２×２単位スイッチ１８を一単位として３
列４行のバンヤン網を構成しており、合計１２個の２×
２単位スイッチ１８が使用されている。また、スイッチ
ングパルス発生回路１９は、セル同期信号Ｃが入力され
ることにより、スイッチングパルスＰ１〜Ｐ３を各列ご
とに構成された２×２単位スイッチ１８のブロック２０
〜２２に異なるタイミングで出力する。このスイッチン
グパルスＰ１〜Ｐ３はセルの先頭が各２Ｘ２単位スイッ
チ１８を通過するタイミングに同期した信号である。こ
のため、各入力チャネル１〜８に入力されたセルデータ
の伝達経路は、スイッチングパルスＰ１〜Ｐ３が入力さ
れるタイミングに同期して各ブロック２０〜２２ごとに
切り換えられ、所定の出力チャネル９〜１６に出力され
るものとなっている。

第２図は本発明の一実施例による上記の８Ｘ８交換スイ
ツチ１７を構成する一単位である２×２単位スイッチ１
８の内部の概略構成を表すブロック図である。

同図において、入力端子１８ａ、１８ｂはシフトレジス
タ２３．２４に接続され、これら各シフトレジスタ２３
．２４にはクロックパルスＣＬＫが入力されている。入
力端子１８ａ、１８ｂに入力されたセルＡ、Ｂはこのタ
ロツクＣＬＫに同期し、１ビツトづつシフトレジスタ２
３．２４に取り込まれる。

また、コントローラ２５は、セルに５己憶された空塞識
別ビットＩおよび宛先アドレスＡＤに基づき、各２Ｘ２
単位スイッチ１８自身の接続状態を決定するものである
。つまり、コントローラ２５は、シフトレジスタ２３．
２４を構成する複数のフリップフロップ回路の中の所定
のフリップフロップ回路への入力ビツト信号Ａ　　、Ａ
　　および　　　ｎ Ｂ　　、Ｂ　　をスイッチングパルスＰが入力されるｎ 時刻に後述するように取り込むことにより、セルＡ、Ｂ
の先頭ビットである空塞識別ビット■および宛先アドレ
スＡＤのｎ番目の１ビツトを取り込む。そして、これら
ビットＡ　　、Ｂ　　およびピットＡ、Ｂ　　の情報に
基づき、スイッチ素子２６ｎ　　　　　　　ｎ の接続状態を制御する。なお、この添字のｎは、２×２
単位スイッチ１８が８×８交換スイツチ１７の第ｎ列（
ｎ−１〜３）に位置することを意味する。

第１図は第２図に示された２×２単位スイッチの内部構
成の詳細を表す回路図である。

同図において、各シフトレジスタ２３．２４は各４個の
Ｄフリップフロップ２７〜３０．３１〜３４およびアン
ド（Ａ　Ｎ　Ｄ）回路５１．５６によって構成されてい
る。また、最終段（図面において一番右側に位置する段
）のＤフリップフロップ３０および３４のデータ入力端
子りから、入力セルＡ、Ｂの先頭ビットに相当するビッ
トＡｏ。

Ｂｏがコントローラ２５に入力され、また、ｎ段目（図
面において最終段に位置するＤフリップフロップから左
側に順に数えてｎ個目）のデータ入力端子りからビット
Ａ　　、Ｂ　　がコントローラｎ　　　　　　　ｎ ２５に入力される。例えば、２Ｘ２単位スイッチ１８が
第１段目のブロック２０に位置する場合にはＤフリップ
フロップ２９および３３のデータ入力端子Ｄ１第２段目
のブロック２１に位置する場合にはＤフリップフロップ
２８および３２のデータ入力端子Ｄ（図示の場合）、第
３段目のブロック２２に位置する場合にはＤフリップフ
ロップ２７および３１のデータ入力端子りからのデータ
がコントローラ２５に入力されるように接続される。ま
た、これら各Ｄフリップフロップ２７〜３４はクロック
信号ＣＬＫに同期してデータ入力端子りに入力された信
号をデータ出力端子Ｑに出力する。

コントローラ２５は、ノット（ＮＯＴ）回路３９．４０
、ＡＮＤ回路３５〜３８、ナンド（Ｎ　Ａ　Ｎ　Ｄ）回
路５３，５５、オア（ＯＲ）回路４１およびＤフリップ
フロップ４２．４３，５２゜５４から構成されている。

これら各論理回路は以下の第１表に示される論理式に従
うように接続されている。つまり、コントローラ２５に
入力されたビットＡ　　、Ｂ　　、Ａ　　、Ｂ　　信号
に基づき、０　　０　　　ｎ　　　ｎ スイッチ索子２６の接続状態を制御する制御信号ＳがＮ
ＯＴ回路３９、ＡＮＤ回路３６．３７およびＯＲ回路４
１によって論理演算され、また、セルどうしが衝突した
際に優先されなかったセルの空塞識別ビットＩをリセッ
トするリセット信号ＲＡ、ＲＢがＮＯＴ回路３９．４０
およびＡＮＤ回路３５．３８によって論理演算される。

なお、同表において、「・」は論理積、「＋」は論理和
、「−」は反転信号を表す。

第１表 論理演算された制御信号ＳはＤフリップフロップ４２．
４３によってスイッチングパルスＰが入力されるタイミ
ングに同期して出力される。これは、Ｄフリップフロッ
プ４２のクロック端子ＣＬＫには前述のスイッチングパ
ルスＰが入力されているためである。このスイッチング
パルスＰは、シフトレジスタ２３．２４を構成するＤフ
リップフロップ３０．３４のデータ入力端子りに、セル
の先頭ビットに相当するビットＡ、Ｂ。

すなわち、各空塞識別ビットＩが到達したタイミングに
立ち上がるようになっている。また、このタイミングに
おけるビットＡ　　、Ｂ　　は各セルのｎ　　　　　　
　ｎ 宛先アドレスＡＤの先頭からｎ番目のビットに相当する
。

スイッチングパルスＰとクロック信号ＣＬＫとのタイミ
ングの関係は第３図に示される。つまり、同図（ｂ）に
示されるスイッチングパルスＰは、同図（ａ）に示され
るクロック信号ＣＬＫのクロックＣＬＫＩの立ち上がり
からある程度の時間を経過してから立ち上がり、次のク
ロックＣＬＫ２の立ち上がりからある程度の時間を経過
して立ち下がるようになっている。従って、クロック信
号ＣＬＫが入力される第１図に示されたＤフリップフロ
ップ４３からはクロック信号ＣＬＫ２の立ち上がりのタ
イミングで、今回入力されたセル情報に従った新しい制
御信号Ｓが出力され、スイッチ素子２６に入力されるこ
ととなる。

また、論理演算されたリセット信号ＲＡ、ＲＢはＡＮＤ
回路３５．３８から出力されてＤフリップフロップ５２
．５４に入力され、スイッチングパルスＰの入力タイミ
ングに同期してＮＡＮＤＡＮＤ回路５３に出力される。

ＮＡＮＤＡＮＤ回路５３ではさらにスイッチングパルス
Ｐとナンド演算されて信号が反転され、シフトレジスタ
２３゜２４内のＡＮＤ回路５１．５６に入力される。

ＡＮＤ回路５１．５６ではＮＡＮＤＡＮＤ回路５３の出
力信号とＤフリップフロップ２９．３３の出力信号との
論理積がとられ、この論理積結果がＤフリップフロップ
３０．３４の各データ入力端子りに出力される。このた
め、衝突して負けたセルの空塞識別ビットＩは、リセッ
ト信号ＲＡ。

ＲＢが「１」になりさらに反転されて「０」になってＡ
ＮＤ回路５１．５６に入力されることによりリセットさ
れる。

スイッチ素子２６は、ＮＯＴ回路４４、ノア（ＮＯＲ）
回路４５〜４８およびＮＯＲ回路４９゜５０から構成さ
れ、コントローラ２５から出力される制御信号Ｓに基づ
き、以下の第２表に示されるようにその接続状態が切り
換えられる。

第２表 すなわち、制御信号Ｓが「０」の場合には、入力端子１
８ａ、１８ｂから入力されシフトレジスタ２３．２４か
ら出力されたセルデータＡ、Ｂは、それぞれ出力端子１
８ｄ、１８ｃに出力され、各入力端子１８ａ、１８ｂと
各出力端子１８ｄ。

１８ｃとを結ぶ接続線は交差してセルデータＡ。

Ｂの進行方向は交差する状態になる。また、制御信号Ｓ
が「１」の場合には、セルデータＡ、Ｂはそれぞれ出力
端子１８ｃ、１８ｄに出力され、入出力端子を結ぶ接続
線は平行してセルデータＡ。

Ｂの進行方向は直進する状態になる。

このような接続状態になるのはスイッチ素子２６の以下
のような動作による。つまり、制御信号Ｓが「０」の場
合には、ＮＯＴ回路４４から出力される制御信号Ｓの反
転信号Ｓは「１」になってＮＯＲ回路４５．４８の一入
力は常にハイレベルになる。従って、ＮＯＲ回路４５．
４８の出力はこれらの他入力にかかわらず常にロウレベ
ルになる。

また、制御信号Ｓは「０」のため、ＮＯＲ回路４６．４
７の一入力は常にロウレベルになり、ＮＯＲ回路４６．
４７の出力はこれらの他入力に応じて決定される。すな
わち、ＮＯＲ回路４７の出力は入力端子１８ａに入力さ
れたデータの反転信号になり、ＮＯＲ回路４６の出力は
入力端子１８ｂに入力されたデータの反転信号になる。

さらに、ＮＯＲ回路４７の出力はＮＯＲ回路５０に入力
され、入力端子１８ａからの入力データは再び反転され
て元の信号に戻され、出力端子１８ｄに出力される。ま
た、ＮＯＲ回路４６の出力はさらにＮＯＲ回路４９に入
力され、再び反転されて元の信号に戻されて出力端子１
８ｃに出力される。

この結果、制御信号Ｓが「０」の場合には、入力された
セルＡ、Ｂの進行方向は交差することになる。

また、スイッチ切替信号Ｓが「１」の場合には、上記の
場合と逆になってＮＯＲ回路４６．４７の一入力は常に
ハイレベルになるため、これらＮＯＲ回路４６．４７の
出力は常にロウベルになる。また、ＮＯＲ回路４５．４
８の一入力は常にロウレベルになり、これらＮＯＲ回路
４５．４８の出力はこれらの他入力に応じて決定される
。すなわち、ＮＯＲ回路４５の出力は入力端子１８ａに
入力されたデータの反転信号になり、ＮＯＲ回路４８の
出力は入力端子１８ｂに入力されたデータの反転信号に
なる。さらに、ＮＯＲ回路４５の出力はＮＯＲ回路４９
に入力され、入力端子１８ａからの入力データは再び反
転されて元の信号に戻され、出力端子１８ｃに出力され
る。また、ＮＯＲ回路４８の出力はＮＯＲ回路５０に入
力され、再び反転されて元の信号に戻されて出力端子１
８ｄに出力される。

この結果、制御信号Ｓが「１」の場合には入力されたセ
ルＡ、Ｂの進行方向は直進することになる。

このような構成において、８Ｘ８交換スイツチ１７の各
入力チャネル１〜８に入力されるセルは、各セルの先頭
に位置するヘッダＨの空塞識別ビット■から取り込まれ
ることになるが、ヘッダＨが取り込まれる際にセル同期
信号Ｃがスイッチングパルス発生回路１９に入力される
。スイッチングパルス発生回路１９は、ヘッダＨが８Ｘ
８交換スイツチ１７の初段ブロック２０に取り込まれて
から最終段のブロック２２から出力されるまでの間に、
各ブロック２０〜２２の切り換えが必要なタイミングで
各スイッチングパルスＰ１〜Ｐ３を出力する。

スイッチングパルスＰ１〜Ｐ３が出力されたタイミング
では、各２×２単位スイッチ１８のコントローラ２５に
は、空塞識別ビットｌおよび宛先アドレスＡＤの対応す
るビットが入力されている。

コントローラ２５は、これら各入力ビツト情報に基づい
て上述した第１表に従った所定の論理演算を実行し、そ
の演算結果である制御信号Ｓをスイッチ素子２６に出力
する。スイッチ素子２６はこの制御信号Ｓを入力し、そ
のスイッチ自身の接続状態を上述した第２表に従って以
下のように決定する。

すなわち、２×２単位スイッチ１８に入力された２個の
セルのうち少なくとも一方の空塞識別ビットＩが「０」
の場合には、スイッチングパルスＰが出力されるタイミ
ングにおけるビットＡ。またはＢ。のうち少なくとも一
方は「０」になる。

このため、制御信号Ｓは、第１表の論理演算式から理解
されるように、空塞識別ビット■　（ビットＡｏ、Ｂｏ
）が「０」でないセルの宛先アドレスＡＤのビットＡ　
またはＢ　に従うものとなり、ｎ　　　　　　　　　　
　　ｎ スイッチ素子２６の接続状態は空塞識別ビットｌが「０
」でないセルを優先的に出力する状態に決定される。

また、この場合においては、上述したようにＡ　または
Ｂ。のうちのいずれか一方は必ず「０」になるため、第
１表の論理演算式から理解されるように、リセット信号
ＲＡおよびＲＢの両信号とも「０」になる。このため、
シフトレジスタ２３゜２４内のＡＮＤ回路５１．５６へ
出力信号は「１」になり、Ｄフリップフロップ３０．３
４の入力データはＤフリップフロップ２９．３３の出力
するデータに応じたものとなる。これは、空塞識別ビッ
トＩのいずれか一方が「０」の場合には、この「０」に
なっているセル情報の宛先アドレスが無視されるように
制御信号Ｓが生成され、セルの衝突が発生しないからで
ある。

また、２入力セルの空塞識別ビットＩが両者ともに「１
」であり、かつ、宛先アドレスＡＤのビットＡ　　、Ｂ
　　がそれぞれ異なる場合、つまり、ｎ ２入力セルに有効な情報が記憶され、それぞれの宛先の
対応するビットが異なる場合には、制御信号Ｓは、上記
の場合と同様にして第１表から理解されるように、ビッ
トＡ　　、Ｈの組み合わせでｎ　　　　　　　ｎ 決定され、スイッチ素子２６の接続状態が決定される。

また、この場合においても、リセット信号ＲＡおよびＲ
Ｂの両信号ともに「０」になる。これは、ビットＡ　　
、Ｂ　　の値は宛先が異なるために互いｎ　　　　　　
　ｎ に相違し、これらビットＡ　　、Ｂ　　のうちの必ずｎ
　　　　　　　ｎ 一方はｒＯＪになり、第１表に示されるビットＡ、、Ｂ
　　の論理積およびビットＡ　　、Ｂ　　の論ｎ　　　
　　　　　　　　　　　　　　　　　　　　　　　ｎ　
　　　　　ｎ埋植は必ず「０」になるためである。

一方、２入力セルの両者ともにその空塞識別ビットＩの
値が「１」で有効な情報を持つものであり、かつ、宛先
アドレスＡＤの対応するビットＡｏ、Ｂ　　が同一の場
合には入力セルは衝突する。

■ このため、以下のように処理され、勝ったセルはそのセ
ルに記憶された宛先アドレスに従った出力端子に出力さ
れ、また、負けたセルはその空塞識別ビットＩが「０」
にリセットされて宛先アドレスと異なる出力端子に出力
されるようにスイッチ素子２６の接続状態が決定される
。

つまり、ビットＡ　　、Ｂ　　の各位が「１」の場ｎ 合には、第１表の信号Ｓの演算式におけるＡ。

Ａ　は「０」となり、Ｂ　　−Ｂ　　は「１」になるｎ
　　　　　　　　　　Ｏｎ ため、制御信号Ｓは「１」になる。このため、スイッチ
素子２６の接続状態は第２表に示されるようにセルデー
タが直進する方向に決定される。この際、第１表に示さ
れるリセット信号ＲＡの演算式における各ビットは全て
「１」のため、リセット信号ＲＡの論理演算結果は「１
」になり、また、シフトレジスタ２３内のＡＮＤ回路５
１に入力される際には「０」になりてＤフリップフロッ
プ３０の入力データは強制的に「０」になる。従って、
入力端子１８ａから入力されたセルＡの空塞識別ビット
Ｉは強制的に「０」に書き替えられ、有効な情報を持た
ないセルと標されて出力端子１８ｃに出力される。また
、第１表に示されるリセット信号ＲＢの演算式における
Ａ　　−Ｂ　　はｎ　　　　　　　ｎ 「０」になるためリセット信号ＲＢは「０」になり、シ
フトレジスタ２４内のＡＮＤ回路５６に入力される際に
は「１」になってＤフリップフロップ３４の入力データ
は「１」になる。従って、入力端子１８ｂに入力された
セルＢは、空塞識別ビットｌが「１」のままの状態に維
持され、有効な情報とされて出力端子１８ｄに優先的に
出力される。

また、ビットＡ　　、Ｂ　　の各位が「０」の場合ｎ　
　　　　　　ｎ には、第１表の信号Ｓの演算式におけるＡ。

Ａ　は「１」となり、Ｂ　　−Ｂ　　は「０」になるｎ
　　　　　　　　　　Ｏｎ ため、制御信号Ｓはやはり「１」になる。このため、ス
イッチ素子２６の接続状態は上記の場合と同様にセルデ
ータが直進する方向に決定される。

また、第１表の論理演算式から得られるリセット信号Ｒ
Ａは「Ｏ」、リセット信号ＲＢは「１」になり、入力端
子１８ａに入力されたセルＡの空塞識別ビットＩは「１
」に維持されて有効な情報とされ、入力端子１８ｂに入
力されたセルＢの空塞識別ビットＩは強制的にｒＯＪに
リセットされ、無効な情報と標される。

このように本実施例によれば、各２×２単位スイッチ１
８に共に有効な情報および同じ宛先アドレスを持つセル
が同時に入力されてセルどうしが衝突しても、負けたセ
ルは有効な情報を持たないことを示すようにその空塞識
別ビットＩが「０」に書き替えられる。このため、スイ
ッチングパルスＰが入力されるタイミングで所定の経路
と異なる方向に負けたセルが送出されても、次の単位ス
イッチでは有効な情報を持たないセルとして処理される
ため、有効な情報を持つセルが負ける率は少なくなると
同時に、誤った情報が伝達されるといったことはなくな
る。

なお、上記実施例においては、本発明を８×８交換スイ
ツチ１７に適用した場合について説明したがこれに限定
されるものでなく、例えば、１６Ｘ１６スイツチ等に適
用しても良く、上記実施例と同様な効果を奏する。

〔発明の効果〕

以上説明したように本発明は、セルの情報フィールドに
有効な情報が記憶されているか否かを示す空塞識別ビッ
トをセルのヘッダに設け、各２×２単位スイッチは、セ
ルのヘッダに記憶された宛先アドレスおよび空塞識別ビ
ットに基づいてスイッチ自身の接続状態を決定するよう
に構成したことにより、有効な情報を持つセルどうしが
衝突した場合には、優先性の高いセルは記憶された宛先
アドレスに従い所定の出力端子に出力され、優先性の低
いセルはそのヘッダに記憶された空塞識別ビットが有効
な情報を持たない状態に書き替えられ、所定の出力端子
とは異なる側の端子へ送出される。

このため、本発明は、セルの衝突が発生した際に、負け
たセルがそのセルに記憶された宛先アドレスと異なる出
力チャネルに伝達されても、有効な情報を持たないセル
と識別されて処理されるため、有効な情報を持つセルが
負ける率は少なくなると同時に、誤った情報が出力チャ
ネルに伝達されてしまうという従来の課題は解消される
という効果を有する。

従って、セルの実質的な廃棄率は低下する。

【図面の簡単な説明】

第１図は、本発明の一実施例による２Ｘ２単位スイッチ
の内部構成の詳細を表すブロック図、第２図は、この２
Ｘ２単位スイッチの内部構成の概略を表す回路図、第３
図（ａ）、（ｂ）は、この実施例に用いられるクロック
信号ＣＬＫ、スイッチングパルスＰのタイミングチャー
ト、第４図は、この２×２単位スイッチを構成の一単位
とする８Ｘ８交換スイツチを表すブロック図、第５図は
、この実施例に用いられるセルのフォーマットを示す図
である。 １８・・・２Ｘ２単位スイッチ、１８ａ、ｂ・・・入力
端子、１８ｃ、ｄ・・・出力端子、２３．２４・・・シ
フトレジスタ、２５・・・コントローラ、２６・・・ス
イッチ素子。 一実万引列の概略を表わすブロック図 特許出願人　　住友電気工業株式会社 代理人弁理士　　　長谷用　　芳　　樹間　　　　　　
　　　塩　　　１）　　辰　　　也りロック侶号ＣＬＫ
・スイッチングパルスＰのタイミングチャート第３図

Claims (1)

1. 【特許請求の範囲】 １、２入力端子と２出力端子との接続を切り換える２×
   ２単位スイッチが複数個組み合わされて構成されたＮ×
   Ｎ交換スイッチを備え、Ｎ個の入力チャネルとＮ個の出
   力チャネルとの接続の切り換えを行うことによりデジタ
   ル情報が記憶されたセルの伝達経路の切り換えをして広
   帯域の交換接続を行う広帯域デジタル交換装置において
   、セルの情報フィールドに有効なデジタル情報が記憶さ
   れているか否かを示す空塞識別ビットをセルのヘッダに
   設け、各２×２単位スイッチは、セルのヘッダに記憶さ
   れた宛先アドレスおよび前記空塞識別ビットに基づいて
   スイッチ自身の接続状態を決定することを特徴とする広
   帯域デジタル交換装置。 ２、各２×２単位スイッチは、２入力端子に入力された
   セルの宛先アドレスが同一でかつ空塞識別ビットが共に
   有効なデジタル情報を記憶する状態を示すものである場
   合には、一方の入力端子に入力されたセルをこのセルに
   記憶された宛先アドレスに従って出力し、他方の入力端
   子に入力されたセルの空塞識別ビットを有効なデジタル
   情報が記憶されていないことを示す状態に書き替えるこ
   とを特徴とする請求項１記載の広帯域デジタル交換装置
   。