JPH02174255A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH02174255A
JPH02174255A JP63327609A JP32760988A JPH02174255A JP H02174255 A JPH02174255 A JP H02174255A JP 63327609 A JP63327609 A JP 63327609A JP 32760988 A JP32760988 A JP 32760988A JP H02174255 A JPH02174255 A JP H02174255A
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wiring film
terminals
semiconductor
terminal
wiring
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Satoru Kishida
悟 岸田
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体ｆｉ積回路装置に係り、特に複数の
半導体チップを多層に構築した装置に関するものである
。
〔従来の技術〕
第８図は従来の半導体装置を示す斜視図である。
パッケージ（８１）内にＬＳＩチップ（８２）が収容さ
れている。ＬＳＩチップ（８２）はその表面上に多数の
電極パッド（８３）を有しており、パッケージ（８１）
にはＬＳＩ’チップ（８２）の各電極パッド（８３）に
それぞれ対応した多数のビン（８４）が設けられている
。そして、ＬＳＩチップ（８２）の各ｔｉパッド（８３
）とこれに対応するビン（８４）とがそれぞれワイヤ（
８５）で電気的に接続されている。
動作時には、各ビン（８４）がこの半導体装置外部の回
路に電気的に接続され、外部回路からの入力信号がビン
（８４）及びワイヤ（８５）を介してＬＳＩチップ（８
２）の電極パッド（８３）に伝送される一方、ＬＳＩチ
ップ（８２）からの出力信号が電極パッド（８３）、ワ
イヤ（８５）及びビン（８４）を介して外部回路に出力
される。
〔発明が解決しようとする課題〕
従来の半導体装置はこのように構成されていたので、複
数のＬＳＩチップを使用する場合には、それぞれＬＳＩ
チップ（８２）が収容された複数のパッケージ（８１）
を一つの基板上に並べて配置し、ビン（８４）を介して
これらのパッケージ（８１）間及び外部回路との間を電
気的に接続していた。このため、パッケージ（８１）の
実装に大きな面積を必要とし、これらの半導体装置を用
いた電気装置の大型化を来すという問題点があった。
また、ＬＳＩチップ（８２）をパッケージ（８１）に収
容せずにそのまま使用しても、複数のＬＳＩデツプ（８
２）を平面上に並べて配置しなければならず、同様にこ
れらＬＳＩチップ（８２）の実装に大きな面積を要する
という問題があった。
この発明はこのような問題点を解消するためになされた
もので、複数の半導体チップを備えながらも小さな面積
で実装することができる半導体集積回路装置を得ること
を目的とする。
〔課題を解決するための手段〕
この発明に係る半導体集積回路装置は、それぞれ複数の
電極パッドを有すると共に多層に重なるように配置され
た複数の半導体チップと、それぞれ各半導体チップに対
応して配置されると共に対応する半導体チップを搭載す
るための複数の配線フィルムと、各配線フィルムに設け
られ且つその配線フィルムに対応する半導体チップの複
数の電極パッドにそれぞれ接続される複数の第１の端子
と、各配線フィルムで且つ前記第１の端子の外側に設け
られると共に前記第１の端子にそれぞれ電気的に接続さ
れた複数の第２の端子とを備えたものである。
〔作用〕
この発明においては、複数の半導体チップがそれぞれ対
応する配線フィルムに搭載されると共に互いに多層に重
なるように配置され、各配線フィルムの複数の第２の端
子がこの半導体集積回路装置の外部端子となる。
〔実施例〕
以下、この発明の実施例を添付図面に基づいて説明する
。
第１Ａ図はこの発明の一実施例に係る半導体集積回路装
置を示す断面図である。第１の半導体チップ（１）の直
下に第２の半導体チップ（２）が互いに重なるように配
置されている。これらの半導体チップ（１）及び（２）
の上面（ｌａ）及び（２ａ）にはそれぞれ周に沿って複
数の電極パッド（１１）及び（２１）が形成されている
。また、第１の半導体チップ（１）の上方にはこの第１
の半導体チップ（１）より大きな面積を有する第１の配
線フィルム（３）が、第１の半導体チップ（１）と第２
の半導体チップ（２）との間には第１の配線フィルム（
３）よりもさらに大きな面積を有する第２の配線フィル
ム（４）がそれぞれ配置されている。
第１の配線フィルム（３）の下面（３ｂ）上で且つ第１
の半導体チップ（１）の電極パッド（１１）に対応した
位置には複数の第１の端子（３１）が形成され、これら
第１の端子（３１）のそれぞれが第１の半導体チップ（
１）の対応する電極パッド（１１）にハンダあるいは導
電性接着材により接続されている。第１の配線フィルム
（３）の上面（３ａ）には、第１の端子（３１）にそれ
ぞれ対応する複数の第２の端子（３２）が周に沿って形
成され、互いに対応する第１及び第２の端子（３１）及
び（３２）が配線フィルム（３）の配線（３３）により
電気的に接続されている。
一方、第２の配線フィルム（４）の下面（４ｂ）上で且
つ第２の半導体チップ（２）の電極パッド（２１）に対
応した位置には複数の第１の端子（４１）が形成され、
これら第１の端子（４１）のそれぞれが第１の半導体チ
ップ（２）の対応する電極パッド（２１）にハンダある
いは導電性接着材により接続されている。第２の配線フ
ィルム（４）の上面（４ｍ）には、第１の端子（４１）
にそれぞれ対応する複数の第２の端子（４２）が周に沿
って形成され、互いに対応する第１及び第２の端子（４
１）及び（４２）が配線フィルム（４）の配線（４３）
により電気的に接続されている。
そして、第１の半導体チップ（１）の下面（１ｂ）と第
２の配線フィルム（４）の上面（４ａ）とが接着材（５
）により接合されている。
尚、第２の配線フィルム（４）は第１の配線フィルム（
３）より大きな面精を有しているので、第１Ｂ図に示す
ように、第２の配線フィルム（４）の上面（４ａ）に設
けられた第２の端子（４２）は第１の配線フィルム（３
）の上面（３ａ）に設けられた第２の端子（３２）の外
側に位置している。そして、これら第１及び第２の配線
フィルム（３）及び（４）の第２の端子（３２）及び（
４２）がこの半導体集積回路装置の外部端子となる。
このように構成された半導体集積回路装置は、第１及び
第２の配線フィルム（３）及び（４）にそれぞれ形成さ
れた第２の端子（３２）及び（４２）を外部回路や基板
に接続した状態で使用される。すなわち、例えば外部回
路等から第１の配線フィルム（３）の第２の端子（３２
）に入力された信号は、配線（３３）及び第１の端子（
３１）を介して第１の半導体チップ（１）の電極パッド
（１１）に伝送される。
一方、第１の半導体チップ（１）の電極パッド（１１）
から出力された信号は第１の配線フィルム（３）の第１
の端子（３１）、配線（３３）及び第２の端子（３２）
を介して外部回路等へ伝送される。第２の半導体チップ
（２）の入出力信号も同様に、第２の配線フィルム（４
）の第１の端子（４１）、配線（４３）及び第２の端子
（４２）を介して外部回路等との間で伝送される。
ここで、第１の配線フィルム（３）の具体的な構造例を
第２Δ図に示す、この配線フィルムは、ポリイミドから
なるフィルム本体（５１）を有し、このフィルム本体（
５１）の下面（５１ｂ）上に、所定のパターンにバター
ニングされた銅箔（５２）が接合されている。この銅箔
（５２）の一端部には第１の端子（３１）となるハンダ
のバンプ（５３）が形成されており、その他の部分の銅
箔（５２）上はポリイミド等の電気絶縁物からなる皮膜
（５４）により被覆されている。銅箔（５２）の他端部
が位置するフィルム本体（５１）には、フィルム本体（
５１）の上面（５１ａ）から下面（５１ｂ）まで貫通ず
る貫通孔（５５）が形成され、この貫通孔（５５）内に
金属のメツキ（５６）が埋め込まれている。フィルム本
体（５１）の上面（５１ａ）において、貫通孔（５５）
の上に銅箔（５２）が接合され、この銅箔（５２）上に
第２の端子（３２）となるハンダのバンプ（５３）が形
成されている。すなわち、それぞれ第１及び第２の端子
（３１）及び（３２）となるフィルム本体（５１）表裏
の双方のバンプ（５３）は、配線（３３）を構成する銅
箔（５２）及びメツキ（５６）を介して互いに電気的に
接続されている。
このような配線フィルムは、次のようにして作成される
。まず、ポリイミドからなるフィルム本体（５１）の下
面（５１ｂ）に端子を出したい箇所にパンチ等により貫
通孔（５５）を形成する。
次に、このフィルム本体（５１）の上面（５１ａ）上に
銅箔（５２）を張り付け、写真製版技術とエツチング技
術とを用いてｕ４箔（５２）をバターニングする。この
とき、貫通孔（５５）の上に位置する銅箔（５２）は除
去されないようにバターニングする。
その後、フィルム本体（５１）の上面（５１ａ）ｉｌｌ
に端子を出したい箇所の銅箔（５２）を残して他の部分
の銅箔（５２）の表面上を電気絶縁物からなる皮膜（５
４）で覆い、銅箔（５２）を電極として電気メツキを行
う、すると、フィルム本体（５１）の下面（５１ｂ）上
には皮膜（５４）がないので、貫通孔（５５）を通して
銅箔（５２）の下面上にメツキ（５６）が績まれ、次第
に貫通孔（５５）がメツキ（５６）で埋められていく、
この貫通孔（５５）内のメツキ（５６）がフィルム本体
（５１）の下面（５ｌ　ｂ＞に達したところで電気メツ
キを終了する。
今度は、フィルム本体（５１）の下面（５１ｂ）上に銅
箔（５２）を張り付け、写真製版技術とエツチング技術
とを用いてこの銅箔（５２）をバターニングする。この
とき、貫通孔（５５）内にはメツキ（５６）がフィルム
本体（５１）の下面（５１ｂ）にまで達しているので、
この下面（５１ｂ）に張り付けられた銅箔（５２）と貫
通孔（５５）内のメツキ（５６）とが電気的に接続され
る。
ｉｆ＆に、フィルム本体（５１）の下面（５１ｂ）にお
いて端子を出したい箇所以外の銅箔（５２）の表面上に
皮膜（５４）を形成した後、フィルム本体（５１）の上
面（５１ｍ）及び下面（５１ｂ）において端子を出した
い箇所の銅箔（５２）上にハンダのバンプ（５３）を形
成する。
尚、第１の端子（３１）となるバンプ（５３）とこれに
接続される第２の端子〈３２）となるバンプ（５３）と
をフィルム本体（５１）の互いに異なる面に形成せずに
、必要に応じて第２Ｂ図のように、フィルム本体く５１
）の同一の面に形成してもよい。
第３図にこの発明の第２実施例を示す、この実施例では
、第１の半導体チップ（１）と第２の半導体チップ（２
）とが同一の信号を取り汲うＷ１極パッド（１１）及び
（２１）を有しており、これらの電極バッド（１１）及
び（２１）に電気的に接続される第１及び第２の配線フ
ィルム（３）及び（４）の第２の端子（３２）及び（４
２）が同一の平面座標上に配置され、互いに接続されて
いる。この場合、双方の第２の端子（３２）及び（４２
）が接合し易いように、第１の配線フィルム（３）の第
２の端子（３２）は配線フィルム（３）の下面（３ｔ＋
）に下向きに設けられている。第１及び第２の端子（３
２）及び（４２）はハンダあるいは導電性接着材により
接合される。
また、必要に応じて、互いに接合した第２の端子（３２
）及び（４２）に接続させて第１の配線フィルム（３）
の上面（３ｍ）笠に第１及び第２の半導体チップ（１）
及び（２）に共通の外部端子（３４）を形成してもよい
、また、この実施例のように、第１及び第２の配線フィ
ルム（３）及び（４）がいくつかの第２の端子（３２）
及び（４２）で接合される場合には、第１の半導体チッ
プ°（１）の下面（ＩＩＩ）を第２の配線フィルム（４
）の上面（４ａ）上に接着材で接合しなくても済む。
第４図はこの発明の第３実施例を示している。
半導体チップは二つに限るものではなく、この実施例の
ように、三つの半導体チップ（１）、（２）及び（６）
をそれぞれ第１、第２及び第３の配線フィルム（：つ）
、（４）及び（７）に搭載してこれらを積み重ねてもよ
い、また、第２及び第３の配線フィルム（４）及び（７
）の第２の端子（４２）及び（７２）を接続してここに
これらの配線フィルム（４）及び（７）に共通の外部端
子（４４）が形成されているが、この外部端子（４４）
の直上に最上層の第１の配線フィルム（３）が位置する
場合には、第１の配線フィルム（３）に開口部（３５）
を設け、この開口部（３５）を通して外部端子（４４）
を外部に取り出してもよい、同様に、第１の配線フィル
ム（３）と第３の配線フィルム（７）との間で第２の端
子（３２）及び（７２）を接続する場合には、第２の配
線フィルム（４）に開口部（４５）を設け、この開口部
（４５）内でこれらの端子（３２）及び（７２）を接続
させることができる。
第５図にこの発明の第４実施例を示す、この実施例では
、第２の配線フィルム（４）にこれを貫通する接続端子
（４６）が第１及び第２の端子（４１）及び（４２）か
ら独立して設けられている。そして、この接続端子（４
６）を介して第１の配線フィルム（３）の第２の端子（
３２）と第３の配線フィルム（７）の第２の端子（７２
）とが接続されている。また、第１の配線フィルム（３
）にもこれを貫通する接続端子（３６）が設けられてお
り、第２の配線フィルム（４）の第２の端子（４２）が
この接続端子（３６）に接続され、接続端子（３６）を
介して外部に取り出されている。
この発明の第５実施例を第６図に示す、この実施例では
、各半導体チップ（１）及び（２）の下面（１ｂ）及び
（２ｂ）上にそれぞれＣｕや層からなる放熱板（８）及
び（９）が接合されており、放熱板（８）と第２の配線
フィルム（４）とが接着材（５）により接合されている
。従って、半導体集積回路装置の放熱性が向上する。ま
た、各半導体チップ（１）及び（２）がその下面（１ｂ
）及び（２ｂ）に電極を有する場合には、これらの放熱
板（８）及び（９）を介して半導体チップ（１）及び（
２）に電位を与えることもできる。
第７図にこの発明の第６実施例を示す、この実施例では
、桔み重ねられた第１、第２及び第３の半導体チップ（
１）、（２）及び（６）が樹脂（１０）により封止され
ている。各半導体チップ（１）、（２）及び（６）が搭
載される第１、第２及び第３の配線フィルム（３）、（
４）及び（７）も樹脂（ｌＯ）内に封止されている。外
部に引き出す必要のある端子（３４）及び（４４）には
、それぞれビン（１２）及び（１３）の一端が接続され
、これらのビン（１２）及び〈１３）の他端が樹脂（１
０）の外部に引き出されている。
尚、上記の各実施例では、二つあるいは三つの半導体チ
ップを重ねた例を示したが、より多くの半導体チップを
重ねることもできる。また、各半導体チップは同一方向
を向く必要はな（、ｍ返った半導体チップが含まれてい
てもよい、さらに、１枚の配線フィルムの両面にそれぞ
れ第１及び第２の半導体チップの電極パッドが接合して
もよい。
また、半導体チップとしては、ＩＣチップ、ＬＳＩチッ
プ等各種のチップが適用される。
〔発明の効果〕
以上説明したようにこの発明によれば、それぞれ複数の
電極パッドを有すると共に多層に重なるように配置され
た複数の半導体チップと、それぞれ各半導体チップに対
応して配置されると共に対応する半導体チップを搭載す
るための複数の配線フィルムと、各配線フィルムに設け
られ且つその配線フィルムに対応する半導体チップの複
数の電極パッドにそれぞれ接続される複数の第１の端子
と、各配線フィルムで且つ前記第１の端子の外側に設け
られると共に前記第１の端子にそれぞれ電気的に接続さ
れた複数の第２の端子とを備えているので、複数の半導
体チップを備えながらも小さな面積での実装が可能とな
る。
【図面の簡単な説明】
第１Ａ図及び第１Ｂ図はそれぞれこの発明の第１実施例
に係る半導体集積回路装置を示す断面図及び平面図、第
２Ａ図は第１実施例で用いられた配線フィルムの構造を
示す断面図、第２Ｂ図は配線フィルムの変形例を示す断
面図、第３図はこの発明の第２実施例を示す断面図、第
４図は第３実施例を示す断面図、第５図は第４実施例を
示す断面図、第６図は第５実施例を示す断面図、第７図
は第６実施例を示す断面図、第８図は従来の半導体装置
を示す斜視図である。 図において、（１）及び（２）は半導体チップ、（３）
及び（４）は配線フィルム、（５）は接着材、（１１）
及び（２１）は電極パッド、（３１）及び（４１）は第
１の端子、（３２）及び（４２）は第２の端子、（３３
）及び（４３）は配線である。 なお、各図中同一符号は同一または相当部分を示す。 悪１Ａ図

Claims (1)

  1. 【特許請求の範囲】 それぞれ複数の電極パッドを有すると共に多層に重なる
    ように配置された複数の半導体チップと、それぞれ各半
    導体チップに対応して配置されると共に対応する半導体
    チップを搭載するための複数の配線フィルムと、 各配線フィルムに設けられ且つその配線フィルムに対応
    する半導体チップの複数の電極パッドにそれぞれ接続さ
    れる複数の第１の端子と、 各配線フィルムで且つ前記第１の端子の外側に設けられ
    ると共に前記第１の端子にそれぞれ電気的に接続された
    複数の第２の端子と を備えたことを特徴とする半導体集積回路装置。
JP63327609A 1988-12-27 1988-12-27 半導体集積回路装置 Pending JPH02174255A (ja)

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JP63327609A JPH02174255A (ja) 1988-12-27 1988-12-27 半導体集積回路装置
US07/328,539 US4941033A (en) 1988-12-27 1989-03-24 Semiconductor integrated circuit device
EP19890303575 EP0377932A3 (en) 1988-12-27 1989-04-11 Package of semiconductor integrated circuits
KR1019890019299A KR930010086B1 (ko) 1988-12-27 1989-12-22 반도체 집적회로장치

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JP63327609A JPH02174255A (ja) 1988-12-27 1988-12-27 半導体集積回路装置

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